【正文】 內(nèi)蒙古科技大學(xué)畢業(yè)說(shuō)明書(shū)（畢業(yè)論文）內(nèi)蒙古科技大學(xué)本科生畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（畢業(yè)論文）題 目：HDB3編碼器的FPGA實(shí)現(xiàn)63 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過(guò)的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過(guò)的材料。對(duì)本研究提供過(guò)幫助和做出過(guò)貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說(shuō)明并表示了謝意。作 者 簽 名：　　 　 　　日　 期：　　 　 　　 指導(dǎo)教師簽名：　　 　 　　 日　　期：　　 　 　　 使用授權(quán)說(shuō)明本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。作者簽名：　　 　 　　 日　 期：　　 　 　　 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)的成果作品。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書(shū)本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門(mén)或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)　　 　 　大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理。作者簽名： 日期： 年 月 日導(dǎo)師簽名： 日期： 年 月 日HDB3編碼器的FPGA實(shí)現(xiàn)摘 要 數(shù)字基帶信號(hào)的要求主要有兩點(diǎn)，第一是對(duì)各代碼的要求，期望將原始信息符號(hào)編制成適合于傳輸用的碼型；第二是對(duì)所選的碼型的波形的要求，期望波形適宜于在信道中傳輸。HDB3(三階高密度雙極性碼)因其具有無(wú)直流分量、較少低頻分量和連零位數(shù)目最多不超過(guò)三個(gè),以及便于提取定時(shí)信息和具有檢錯(cuò)能力等特點(diǎn)，所以選擇了 HDB3碼 。本文介紹了HDB3 碼的編解碼原理，分析了HDB3 碼較其它碼型所具有的優(yōu)勢(shì)，結(jié)合可編程邏輯器件集成度高，速度快，功耗低的特點(diǎn)，選用Xilinx公司的Spartan3 系列FPGA(Field Programmable Gate Array) 芯片Spartan3E進(jìn)行HDB3 編解碼電路的實(shí)現(xiàn)。 通過(guò)仿真，觀察到電路各點(diǎn)的仿真輸出波形與HDB3 碼的理論輸出值一致。該方法可滿(mǎn)足實(shí)際的通信系統(tǒng)傳輸要求，具有實(shí)際應(yīng)用價(jià)值。關(guān)鍵詞：數(shù)字基帶信號(hào)；HDB3 ； FPGA ；HDB3 Encoder FPGA Implementation AbstractDigital baseband signals There are two main requirements, the first is the code39。s requirements, expectations will be piled for the original information symbols used in the transmission pattern。 the second is the selected waveform pattern requirements, expectations waveform suitable for transmission in the channel. HDB3 (high density bipolar order code) because of its nonDC ponents, the low frequency ponents, and even fewer the number of zero up to more than three, and to facilitate extraction of timing information and error detection capability with features, so I chose HDB3 code. This article describes the HDB3 code decoding principle of the HDB3 code pattern than the other advantages of bining highly integrated programmable logic devices, high speed, low power consumption, selected Xilinx39。s Spartan3 series FPGA(Field Programmable Gate Array) Spartan3E chip for HDB3 codec circuit implementation. Through simulation, observation points in the simulation of the circuit output waveform and the theoretical output value HDB3 line code. The method can meet the practical requirements of munication systems transmit and has practical value.Keywords: Digital baseband signal。 HDB3。 FPGA。目 錄摘 要 IAbstract II第一章 緒論 1 可編程邏輯器件的發(fā)展 1 .1 早期的可編程邏輯器件 2 結(jié)構(gòu)上稍為復(fù)雜的可編程芯片 2 功能齊全、編程靈活的可編程邏輯器件 2 可編程邏輯器件的應(yīng)用前景 2 PLD在ASIC上的應(yīng)用 2 在電子技術(shù)領(lǐng)域中的應(yīng)用 3 基帶傳輸碼 4 傳輸碼的碼型選擇原則 4 幾種常用的傳輸碼型 4第二章 HDB3編碼原理 8 插入V碼過(guò)程 9 插入B碼過(guò)程 10 單雙極性變換過(guò)程………………………………………………………...11 實(shí)例分析…………………………………………………………………...12第三章 基于ISE的設(shè)計(jì)輸入與行為級(jí)功能仿真 12 Xilinx ISE 簡(jiǎn)介 12 模塊設(shè)計(jì)輸入 13 使用Project Navigator創(chuàng)建并管理工程 13 HDL源代碼設(shè)計(jì)輸入 13 測(cè)試激勵(lì)生成器—HDL Bencher的設(shè)置過(guò)程 16 使用ECS設(shè)計(jì)頂層原理圖 20 新建頂層原理圖“top” 20 選擇并放置器件符號(hào) 20 添加連線(xiàn) 21 22 23 24 測(cè)試激勵(lì)與行為級(jí)功能仿真 25第四章 基于ISE的綜合與實(shí)現(xiàn) 27 Xilinx 內(nèi)嵌的綜合工具—XST 27 XST綜述 27 使用XST的綜合流程 27 綜合后再進(jìn)行仿真 31 設(shè)計(jì)用戶(hù)約束文件與實(shí)現(xiàn)結(jié)果分析 32 使用Constraints Editor設(shè)計(jì)UCF文件 32 布線(xiàn)后仿真 39第五章 使用iMPACT配置FPGA/CPLD和下載配置文件 415. 1 Spartan3E FPGA 實(shí)驗(yàn)板說(shuō)明 41 Spartan3E FPGA整體說(shuō)明 41 本設(shè)計(jì)所用配置說(shuō)明 42 使用iMPACT配置FPGA/CPLD 42 使用iMPACT下載配置文件 44總結(jié) 49參考文獻(xiàn) 50附錄 51第一章 緒論 可編程邏輯器件的發(fā)展【1】【2】數(shù)字集成電路它由早期的電子管、晶體管、小中規(guī)模集成電路發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專(zhuān)用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)器廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用的ASIC（專(zhuān)用集成電路Application Specific Integrated Circuit）芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際的應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件（FPLD）,其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。隨著FPGA芯片技術(shù)的發(fā)展和系統(tǒng)設(shè)計(jì)手段的不斷進(jìn)步，用硬件描述語(yǔ)言（HDL）進(jìn)行數(shù)字通信功能模塊或整個(gè)系統(tǒng)的設(shè)計(jì)，在仿真測(cè)試及電路實(shí)現(xiàn)等方面具有傳統(tǒng)設(shè)計(jì)方法不可比擬的優(yōu)越性。用FPGA實(shí)現(xiàn)的HDB3碼編碼器電路具有電路簡(jiǎn)單，性能可靠，開(kāi)發(fā)成分低的優(yōu)點(diǎn)。將編碼器用于光纖以太網(wǎng)到E1信號(hào)相互轉(zhuǎn)接通信設(shè)備中，再2048kb/s時(shí)鐘速率下實(shí)際運(yùn)行。用FPGA實(shí)現(xiàn)的HDB3碼編碼器，可充分利用FPGA片內(nèi)資源，是數(shù)據(jù)傳輸，編碼解碼及多路復(fù)用集中于單一芯片，有利于提高系統(tǒng)的經(jīng)濟(jì)性和可靠性，具有一定的應(yīng)用價(jià)值。現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA的使用非常靈活，同一片F(xiàn)PGA通過(guò)不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能?？梢杂呻娐吩O(shè)計(jì)者根據(jù)設(shè)計(jì)要求，借助于FPGA開(kāi)發(fā)工具對(duì)其編程，以實(shí)現(xiàn)各種數(shù)字電路邏輯功能，確定邏輯功能的邏輯器件利用FPGA內(nèi)部的邏輯結(jié)構(gòu)，可以實(shí)現(xiàn)任何復(fù)雜的組合邏輯電路和時(shí)序電路，是實(shí)現(xiàn)數(shù)字電路的理想器件，在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進(jìn)一步降低，F(xiàn)PGA還將進(jìn)入更多的應(yīng)用領(lǐng)域[3]。下面將具體介紹可編程邏輯器件的發(fā)展及其應(yīng)用?？删幊踢壿嬈骷LD是一種數(shù)字電路，它可以由用戶(hù)來(lái)編程和進(jìn)行配置，利用它可解決不同的邏輯設(shè)計(jì)問(wèn)題。PLD有基本邏輯門(mén)電路、觸發(fā)器以及內(nèi)部鏈接電路構(gòu)成，利用軟件和硬件（編程器）可已對(duì)其進(jìn)行編程，從而實(shí)現(xiàn)特定的邏輯功能?？删幊踢壿嬈骷?0年代初期以來(lái)經(jīng)歷了從PRO、NPL、APA、LGA、L到CPL和FPGA的發(fā)展過(guò)程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面都有很大的改進(jìn)和提高，其大致的演變過(guò)程主要有以下三個(gè)發(fā)展階段： .1 早期的可編程邏輯器件：70年代初期的PLD主要用于解決各種類(lèi)型的存儲(chǔ)問(wèn)題，如可編程只讀存儲(chǔ)器（PROM）、紫外線(xiàn)可擦除只讀存儲(chǔ)器（EPROM）和電可擦除只讀存儲(chǔ)器（EEPROM），由于結(jié)構(gòu)的限制，他們只能完成簡(jiǎn)單的數(shù)字邏輯功能。 結(jié)構(gòu)上稍為復(fù)雜的可編程芯片：70年代末到80年代初，AMD公司和Lattjce 公司先后推出了可編程邏輯器件PLD，產(chǎn)品主要為PLA（可編程陣列邏輯，Programmable Array Logic）、GAL（通用陣列邏輯，Generic Array Logic）和PLA（可編程邏輯陣列，Programmable Logic Array）。這一類(lèi)PLD在設(shè)計(jì)上具有很強(qiáng)的靈活性，可以實(shí)現(xiàn)速度特性較好的邏輯功能，但由于結(jié)構(gòu)簡(jiǎn)單，它們只能實(shí)現(xiàn)規(guī)模較小的電路。 功能齊全、編程靈活的可編程邏輯器件：80年代中期，Altera公司和X ilin公司同期推出了CPLD（復(fù)雜可編程邏輯器件 Complex Programmable Logic Dvice）和FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列 Field Programmable Gates Array）,它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)，可以實(shí)現(xiàn)見(jiàn)大規(guī)模的電路。 進(jìn)入90年代后，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展的時(shí)期，除繼續(xù)提高器件的集成度和速度等技術(shù)指標(biāo)外，在系統(tǒng)可編程技術(shù)ISM（InSystem Programmable）和世界掃描測(cè)試技術(shù)的出現(xiàn)，使得可編程邏輯器件在器件編程技術(shù)和期間測(cè)試技術(shù)方面也獲得了化時(shí)代的進(jìn)步。 可編程邏輯器件的應(yīng)用前景【24】隨著電子技術(shù)的高速發(fā)展，今天的CPLD和FPGA器件在集成度、功能和性能（速度及可靠性）方面已經(jīng)能夠滿(mǎn)足大多數(shù)場(chǎng)合的使用要求。用CPLD、FPGA等大規(guī)模可編程邏輯器件取代傳統(tǒng)的集成電路、接口電路和專(zhuān)用集成電路已成為技術(shù)發(fā)展的必然趨勢(shì)。 PLD在ASIC上的應(yīng)用在ASIC設(shè)計(jì)方法中，通常采用全定制和半定制電路設(shè)計(jì)方法，設(shè)計(jì)完成后，如果不能滿(mǎn)足要求，就得重新設(shè)計(jì)在進(jìn)行驗(yàn)證。這樣就使得設(shè)計(jì)開(kāi)發(fā)周期變長(zhǎng)，產(chǎn)品上市時(shí)間難以保證，大大增加了產(chǎn)品的開(kāi)發(fā)費(fèi)用。FPGA/CPLD芯片是特殊的ASIC芯片，它們除具有ASIC的特點(diǎn)之外，還具有自身的優(yōu)勢(shì)。目前，ASIC的容量越來(lái)越大，密度已達(dá)到平均每平方英寸1百萬(wàn)個(gè)門(mén)電路。但隨著密度的不斷提高，芯片則受到引腳的限制，片上芯片雖然很多，但接入內(nèi)核的引腳數(shù)目卻是有限的。而選用FPGA/CPLD則不存在這樣的限制，因?yàn)楝F(xiàn)在可達(dá)到金屬層數(shù)目增強(qiáng)了產(chǎn)品的優(yōu)勢(shì)，F(xiàn)PGA/CPLD芯片的規(guī)模越來(lái)越大，其單片邏輯門(mén)數(shù)已達(dá)到上百萬(wàn)門(mén)，實(shí)現(xiàn)的功能也越來(lái)越強(qiáng)，同時(shí)可以實(shí)現(xiàn)系統(tǒng)集成。另外，與ASIC相比，可編程邏輯器件研制周期短，先期開(kāi)發(fā)費(fèi)用較低，也沒(méi)有最少訂購(gòu)數(shù)量的限制，所有這一切簡(jiǎn)化了庫(kù)存管理。隨著每個(gè)門(mén)電路成本的降低和每個(gè)器件中門(mén)電路數(shù)量的增加