【正文】 oad =Load1)。 U2 : REG32B PORT MAP( LK = Load1, DIN=DTO1, DOUT = DOUT)。 U3 : COUNTER32B PORT MAP( FIN = FSIN, CLR = CLR_CNT1, ENABL = TSTEN1, DOUT=DTO1 )。END struc。圖733 頻率計測頻控制器FTCTRL測控時序圖圖734 頻率計電路框圖112. 序列檢測器設(shè)計《示例程序和實驗指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_81_SCHK\ 工程：SCHK(1) 實驗?zāi)康模河脿顟B(tài)機實現(xiàn)序列檢測器的設(shè)計，了解一般狀態(tài)機的設(shè)計與應(yīng)用。(2) 實驗原理：序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號，當(dāng)序列檢測器連續(xù)收到一組串行二進制碼后，如果這組碼與檢測器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測中所收到的每一位碼都與預(yù)置數(shù)的對應(yīng)碼相同。在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測。例811描述的電路完成對序列數(shù)“11100101”的檢測，當(dāng)這一串序列數(shù)高位在前(左移)串行進入檢測器后，若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出“A”，否則仍然輸出“B”。 (3) 實驗內(nèi)容1：利用QuartusII對例811進行文本編輯輸入、仿真測試并給出仿真波形，了解控制信號的時序，最后進行引腳鎖定并完成硬件測試實驗。（附錄圖10），用鍵7(PIO11)控制復(fù)位信號CLR；鍵6(PIO9)控制狀態(tài)機工作時鐘CLK；待檢測串行序列數(shù)輸入DIN接PIO10(左移，最高位在前)；指示輸出AB接PIO39～PIO36(顯示于數(shù)碼管6)。下載后：①按實驗板“系統(tǒng)復(fù)位”鍵；②用鍵2和鍵1輸入2位十六進制待測序列數(shù)“11100101”；③按鍵7復(fù)位(平時數(shù)碼6指示顯“B”)；④按鍵6(CLK) 8次，這時若串行輸入的8位二進制序列碼(顯示于數(shù)碼2/1和發(fā)光管D8～D0)與預(yù)置碼“11100101”相同，則數(shù)碼6應(yīng)從原來的B變成A，表示序列檢測正確，否則仍為B。(4) 實驗內(nèi)容2：根據(jù)習(xí)題83中的要求3提出的設(shè)計方案，重復(fù)以上實驗內(nèi)容(將8位待檢測預(yù)置數(shù)由鍵4/鍵3作為外部輸入，從而可隨時改變檢測密碼)。(5) 實驗思考題：如果待檢測預(yù)置數(shù)必須以右移方式進入序列檢測器，寫出該檢測器的VHDL代碼(兩進程符號化有限狀態(tài)機)，并提出測試該序列檢測器的實驗方案。(6) 實驗報告：根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括設(shè)計原理、程序設(shè)計、程序分析、仿真分析、硬件測試和詳細實驗過程?！纠?11】LIBRARY IEEE 。USE 。ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC。 串行輸入數(shù)據(jù)位/工作時鐘/復(fù)位信號 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 檢測結(jié)果輸出END SCHK。ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 。 SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0)。 8位待檢測預(yù)置數(shù)(密碼=E5H)BEGIN D = 11100101 。 8位待檢測預(yù)置數(shù) PROCESS( CLK, CLR ) BEGIN IF CLR = 39。139。 THEN Q = 0 。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN 時鐘到來時，判斷并處理當(dāng)前輸入的位 CASE Q IS WHEN 0= IF DIN = D(7) THEN Q = 1 。 ELSE Q = 0 。 END IF 。 WHEN 1= IF DIN = D(6) THEN Q = 2 。 ELSE Q = 0 。 END IF 。 WHEN 2= IF DIN = D(5) THEN Q = 3 。 ELSE Q = 0 。 END IF 。 WHEN 3= IF DIN = D(4) THEN Q = 4 。 ELSE Q = 0 。 END IF 。 WHEN 4= IF DIN = D(3) THEN Q = 5 。 ELSE Q = 0 。 END IF 。 WHEN 5= IF DIN = D(2) THEN Q = 6 。 ELSE Q = 0 。 END IF 。 WHEN 6= IF DIN = D(1) THEN Q = 7 。 ELSE Q = 0 。 END IF 。 WHEN 7= IF DIN = D(0) THEN Q = 8 。 ELSE Q = 0 。 END IF 。 WHEN OTHERS = Q = 0 。 END CASE 。 END IF 。 END PROCESS 。 PROCESS( Q ) 檢測結(jié)果判斷輸出 BEGIN IF Q = 8 THEN AB = 1010 。 序列數(shù)檢測正確，輸出 “A” ELSE AB = 1011 。 序列數(shù)檢測錯誤，輸出 “B” END IF 。 END PROCESS 。END behav 。113. VHDL狀態(tài)機A/D采樣控制電路實現(xiàn)《示例程序和實驗指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_82_ADCINT\ 工程：ADCINT(1) 實驗?zāi)康模簩W(xué)習(xí)用狀態(tài)機對A/D轉(zhuǎn)換器ADC0809的采樣控制電路的實現(xiàn)。(2) 實驗原理：(實驗程序用例82)。ADC0809是CMOS的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開關(guān)，可控制8個模擬量中的一個進入轉(zhuǎn)換器中。轉(zhuǎn)換時間約100μs，含鎖存控制的8路多路開關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。主要控制信號如圖83所示：START是轉(zhuǎn)換啟動信號，高電平有效；ALE是3位通道選擇地址(ADDC、ADDB、ADDA)信號的鎖存信號。當(dāng)模擬量送至某一輸入端(如IN1或IN2等)，由3位地址信號選擇，而地址信號由ALE鎖存；EOC是轉(zhuǎn)換情況狀態(tài)信號，當(dāng)啟動轉(zhuǎn)換約100μs 后，EOC產(chǎn)生一個負脈沖，以示轉(zhuǎn)換結(jié)束；在EOC的上升沿后，若使輸出使能信號OE為高電平，則控制打開三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線，至此ADC0809的一次轉(zhuǎn)換結(jié)束。【例82】LIBRARY IEEE。USE 。ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 來自0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK : IN STD_LOGIC。 狀態(tài)機工作時鐘EOC : IN STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE : OUT STD_LOGIC。 8個模擬信號通道地址鎖存信號START : OUT STD_LOGIC。 轉(zhuǎn)換開始信號OE : OUT STD_LOGIC。 數(shù)據(jù)輸出3態(tài)控制信號ADDA : OUT STD_LOGIC。 信號通道最低位控制信號LOCK0 : OUT STD_LOGIC。 觀察數(shù)據(jù)鎖存時鐘Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 8位數(shù)據(jù)輸出END ADCINT。ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) 。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。 SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL LOCK : STD_LOGIC。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號 BEGINADDA = 39。139。當(dāng)ADDA=39。039。，模擬信號進入通道IN0；當(dāng)ADDA=39。139。，則進入通道IN1Q = REGL。 LOCK0 = LOCK 。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0=ALE=39。039。START=39。039。LOCK=39。039。OE=39。039。 next_state = st1。 0809初始化 WHEN st1=ALE=39。139。START=39。139。LOCK=39。039。OE=39。039。 next_state = st2。 啟動采樣 WHEN st2= ALE=39。039。START=39。039。LOCK=39。039。OE=39。039。 IF (EOC=39。139。) THEN next_state = st3。 EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。 END IF 。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE=39。039。START=39。039。LOCK=39。039。OE=39。139。 next_state = st4。開啟OE,輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE=39。039。START=39。039。LOCK=39。139。OE=39。139。 next_state = st0。 WHEN OTHERS = next_state = st0。 END CASE 。 END PROCESS COM 。 REG: PROCESS (CLK) BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN current_state=next_state。 END IF。 END PROCESS REG 。 由信號current_state將當(dāng)前狀態(tài)值帶出此進程:REG LATCH1: PROCESS (LOCK) 此進程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=39。139。 AND LOCK39。EVENT THEN REGL = D 。 END IF。 END PROCESS LATCH1 。 END behav。圖83 ADC0809工作時序(3) 實驗內(nèi)容：利用QuartusII對例82進行文本編輯輸入和仿真測試；給出仿真波形。最后進行引腳鎖定并進行測試，硬件驗證例82電路對ADC0809的控制功能。測試步驟：，由對應(yīng)的電路圖可見，ADC0809的轉(zhuǎn)換時鐘CLK已經(jīng)事先接有750kHz的頻率，引腳鎖定為：START接PIO34，OE（ENABLE）接PIO35，EOC接PIO8，ALE接PIO33，狀態(tài)機時鐘CLK接clock0，ADDA接PIO32(ADDB和ADDC都接GND)，ADC0809的8位輸出數(shù)據(jù)線接PIO23～PIO16，鎖存輸出Q顯示于數(shù)碼8/數(shù)碼7(PIO47～PIO40)。實驗操作：將GW48 EDA系統(tǒng)左下角的撥碼開關(guān)的7向下?lián)埽溆嘞蛏?，即?809工作使能，及使FPGA能接受來自0809轉(zhuǎn)換結(jié)束的信號（對于GW48CK系統(tǒng)，左下角選擇插針處的“轉(zhuǎn)換結(jié)束”和“A/D使能”用二短路帽短接）。；clock0的短路帽接可選12MHz、6MHz、65536Hz等頻率；按動一次右側(cè)的復(fù)位鍵；用螺絲刀旋轉(zhuǎn)GW48系統(tǒng)左下角的精密電位器，以便為ADC0809提供變化的待測模擬信號（注意，這時必須在例82中賦值：ADDA = 39。139。，這樣就能通過實驗系統(tǒng)左下的AIN1輸入端與電位器相接，并將信號輸入0809的IN1端）。這時數(shù)碼管8和7將顯示ADC0809采樣的數(shù)字值（16進制），數(shù)據(jù)來自FPGA的輸出。數(shù)碼管2和1也將顯示同樣數(shù)據(jù)，此數(shù)據(jù)直接來自0809的數(shù)據(jù)口。實驗結(jié)束后注意將撥碼開關(guān)撥向默認：僅“4”向下。(4) 實驗思考題：在不改變原代碼功能的條件下將例82表達成用狀態(tài)碼直接輸出型的狀態(tài)機。(5) 實驗報告：根據(jù)以上的實驗要求、實驗內(nèi)容和實驗思考題寫出實驗報告。114. 數(shù)據(jù)采集電路和簡易存儲示波器設(shè)計《示例程序和實驗指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_83_RSVSCP\ 工程：RESV(1) 實驗?zāi)康模赫莆誏PM RAM模塊VHDL元件定制、調(diào)用和使用方法；熟悉A/D和D/A與FPGA接口電路設(shè)計；了解HDL文本描述與原理圖混合設(shè)計方法。(2) 實驗原理：。本設(shè)計項目是利用FPGA直接控制0809對模擬信號進行采樣，然后將轉(zhuǎn)換好的8位二進制數(shù)據(jù)迅速存儲到存儲器中，在完成對模擬信號一個或數(shù)個周期的采樣后，由外部電路系統(tǒng)(如單片機)將存儲器中的采樣數(shù)據(jù)讀出