【正文】 數(shù)器END IF。u1 : data_rom PORT MAP(address=Q1, q = DOUT,inclock=CLK)。信號輸出的D/A使用實(shí)驗(yàn)系統(tǒng)上的DAC0832，注意其轉(zhuǎn)換速率是1μs，其引腳功能簡述如下：ILE：數(shù)據(jù)鎖存允許信號，高電平有效，系統(tǒng)板上已直接連在＋5V上；WRWR2：寫信號2，低電平有效；XFER：數(shù)據(jù)傳送控制信號，低電平有效；VREF：基準(zhǔn)電壓，可正可負(fù)，－10V～＋10V；RFB：反饋電阻端；IOUT1/IOUT2：電流輸出端。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。還應(yīng)該注意，DAC0832電路須接有+/－12V電壓：GW48系統(tǒng)的+/12V電源開關(guān)在系統(tǒng)左側(cè)上方。如果希望對輸出信號進(jìn)行濾波，將GW48系統(tǒng)左下角的撥碼開關(guān)的“8”向下?lián)?，則波形濾波輸出，向上撥則未濾波輸出，這可從輸出的波形看出。性能良好的正弦信號發(fā)生器的設(shè)計(jì)要求此3部分具有高速性能，且數(shù)據(jù)ROM在高速條件下，占用最少的邏輯資源，設(shè)計(jì)流程最便捷，波形數(shù)據(jù)獲最方便。地址發(fā)生器的時(shí)鐘CLK的輸入頻率f0與每周期的波形數(shù)據(jù)點(diǎn)數(shù)（在此選擇64點(diǎn)），以及D/A輸出的頻率f的關(guān)系是： f = f0 /64 圖31 正弦信號發(fā)生器結(jié)構(gòu)圖2 創(chuàng)建工程 3 編譯前設(shè)置在對工程進(jìn)行編譯處理前，必須作好必要的設(shè)置。6 仿真 7 引腳鎖定、下載和硬件測試 8 使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測試圖333 SignalTapII數(shù)據(jù)窗的實(shí)時(shí)信號9 對配置器件EPCS4/EPCS1編程 10 了解此工程的RTL電路圖圖335 工程singt的RTL電路圖實(shí)驗(yàn)內(nèi)容2：修改例73的數(shù)據(jù)ROM文件，設(shè)其數(shù)據(jù)線寬度為8，地址線寬度也為8，初始化數(shù)據(jù)文件使用MIF格式，用C程序產(chǎn)生正弦信號數(shù)據(jù)，最后完成以上相同的實(shí)驗(yàn)。實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括設(shè)計(jì)原理、程序設(shè)計(jì)、程序分析、仿真分析、硬件測試和詳細(xì)實(shí)驗(yàn)過程。(2) 實(shí)驗(yàn)原理：根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個(gè)脈寬為1秒的輸入信號脈沖計(jì)數(shù)允許的信號；1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清0，為下一測頻計(jì)數(shù)周期作好準(zhǔn)備。根據(jù)測頻原理，測頻控制時(shí)序可以如圖733所示。當(dāng)CNT_EN高電平時(shí)允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清0信號而不斷閃爍。(3) 實(shí)驗(yàn)內(nèi)容1：分別仿真測試模塊例7例78和例79，再結(jié)合例710完成頻率計(jì)的完整設(shè)計(jì)和硬件實(shí)現(xiàn)，并給出其測頻時(shí)序波形及其分析。注意，這時(shí)8個(gè)數(shù)碼管的測頻顯示值是16進(jìn)制的。此外注意在測頻速度上給予優(yōu)化。(6) 實(shí)驗(yàn)內(nèi)容4：用嵌入式鎖相環(huán)PLL的LPM模塊對實(shí)驗(yàn)系統(tǒng)的50MHz或20MHz時(shí)鐘源分頻率，PLL的輸出信號作為頻率計(jì)的待測信號。pin16（clock5）或pin17（clock2），且輸入頻率不能低于16MHz?！纠?7】LIBRARY IEEE。USE 。 1Hz CNT_EN : OUT STD_LOGIC。 計(jì)數(shù)器清零 Load : OUT STD_LOGIC )。ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC。EVENT AND CLKK = 39。 THEN 1Hz時(shí)鐘2分頻 Div2CLK = NOT Div2CLK。 END PROCESS。039。039。139。039。 END PROCESS。 CNT_EN = Div2CLK?！纠?8】LIBRARY IEEE。ENTITY REG32B IS PORT ( LK : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。ARCHITECTURE behav OF REG32B ISBEGIN PROCESS(LK, DIN) BEGIN IF LK39。139。 END IF。END behav。 32位計(jì)數(shù)器USE 。ENTITY COUNTER32B IS PORT (FIN : IN STD_LOGIC。 清零信號 ENABL : IN STD_LOGIC。 計(jì)數(shù)結(jié)果 END COUNTER32B。BEGIN PROCESS(FIN, CLR, ENABL) BEGIN IF CLR = 39。 THEN CQI = (OTHERS=39。)。EVENT AND FIN = 39。 THEN IF ENABL = 39。 THEN CQI = CQI + 1。 END IF。 DOUT = CQI?！纠?10】LIBRARY IEEE。USE 。 FSIN : IN STD_LOGIC。END FREQTEST。 1Hz CNT_EN : OUT STD_LOGIC。 計(jì)數(shù)器清零 Load : OUT STD_LOGIC )。COMPONENT COUNTER32B PORT (FIN : IN STD_LOGIC。 清零信號 ENABL : IN STD_LOGIC。 計(jì)數(shù)結(jié)果END COMPONENT。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。END COMPONENT。 SIGNAL CLR_CNT1 : STD_LOGIC。 SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0)。BEGIN U1 : FTCTRL PORT MAP(CLKK =CLK1HZ,CNT_EN=TSTEN1,RST_CNT =CLR_CNT1,Load =Load1)。 U3 : COUNTER32B PORT MAP( FIN = FSIN, CLR = CLR_CNT1, ENABL = TSTEN1, DOUT=DTO1 )。圖733 頻率計(jì)測頻控制器FTCTRL測控時(shí)序圖圖734 頻率計(jì)電路框圖112. 序列檢測器設(shè)計(jì)《示例程序和實(shí)驗(yàn)指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_81_SCHK\ 工程：SCHK(1) 實(shí)驗(yàn)?zāi)康模河脿顟B(tài)機(jī)實(shí)現(xiàn)序列檢測器的設(shè)計(jì)，了解一般狀態(tài)機(jī)的設(shè)計(jì)與應(yīng)用。由于這種檢測的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測中所收到的每一位碼都與預(yù)置數(shù)的對應(yīng)碼相同。例811描述的電路完成對序列數(shù)“11100101”的檢測，當(dāng)這一串序列數(shù)高位在前(左移)串行進(jìn)入檢測器后，若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出“A”，否則仍然輸出“B”。（附錄圖10），用鍵7(PIO11)控制復(fù)位信號CLR；鍵6(PIO9)控制狀態(tài)機(jī)工作時(shí)鐘CLK；待檢測串行序列數(shù)輸入DIN接PIO10(左移，最高位在前)；指示輸出AB接PIO39～PIO36(顯示于數(shù)碼管6)。(4) 實(shí)驗(yàn)內(nèi)容2：根據(jù)習(xí)題83中的要求3提出的設(shè)計(jì)方案，重復(fù)以上實(shí)驗(yàn)內(nèi)容(將8位待檢測預(yù)置數(shù)由鍵4/鍵3作為外部輸入，從而可隨時(shí)改變檢測密碼)。(6) 實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括設(shè)計(jì)原理、程序設(shè)計(jì)、程序分析、仿真分析、硬件測試和詳細(xì)實(shí)驗(yàn)過程。USE 。 串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 。 8位待檢測預(yù)置數(shù)(密碼=E5H)BEGIN D = 11100101 。139。 ELSIF CLK39。139。 ELSE Q = 0 。 WHEN 1= IF DIN = D(6) THEN Q = 2 。 END IF 。 ELSE Q = 0 。 WHEN 3= IF DIN = D(4) THEN Q = 4 。 END IF 。 ELSE Q = 0 。 WHEN 5= IF DIN = D(2) THEN Q = 6 。 END IF 。 ELSE Q = 0 。 WHEN 7= IF DIN = D(0) THEN Q = 8 。 END IF 。 END CASE 。 END PROCESS 。 序列數(shù)檢測正確，輸出 “A” ELSE AB = 1011 。 END PROCESS 。113. VHDL狀態(tài)機(jī)A/D采樣控制電路實(shí)現(xiàn)《示例程序和實(shí)驗(yàn)指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_82_ADCINT\ 工程：ADCINT(1) 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)用狀態(tài)機(jī)對A/D轉(zhuǎn)換器ADC0809的采樣控制電路的實(shí)現(xiàn)。ADC0809是CMOS的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開關(guān)，可控制8個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。主要控制信號如圖83所示：START是轉(zhuǎn)換啟動(dòng)信號，高電平有效；ALE是3位通道選擇地址(ADDC、ADDB、ADDA)信號的鎖存信號?！纠?2】LIBRARY IEEE。ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 狀態(tài)機(jī)工作時(shí)鐘EOC : IN STD_LOGIC。 8個(gè)模擬信號通道地址鎖存信號START : OUT STD_LOGIC。 數(shù)據(jù)輸出3態(tài)控制信號ADDA : OUT STD_LOGIC。 觀察數(shù)據(jù)鎖存時(shí)鐘Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) 。 SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0)。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號 BEGINADDA = 39。當(dāng)ADDA=39。模擬信號進(jìn)入通道IN0；當(dāng)ADDA=39。則進(jìn)入通道IN1Q = REGL。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0=ALE=39。START=39。LOCK=39。OE=39。 next_state = st1。139。139。039。039。 啟動(dòng)采樣 WHEN st2= ALE=39。START=39。LOCK=39。OE=39。 IF (EOC=39。) THEN next_state = st3。 END IF 。039。039。039。139。開啟OE,輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE=39。START=39。LOCK=39。OE=39。 next_state = st0。 END CASE 。 REG: PROCESS (CLK) BEGIN IF (CLK39。139。 END IF。 由信號current_state將當(dāng)前狀態(tài)值帶出此進(jìn)程:REG LATCH1: PROCESS (LOCK) 此進(jìn)程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=39。 AND LOCK39。 END IF。 END behav。最后進(jìn)行引腳鎖定并進(jìn)行測試，硬件驗(yàn)證例82電路對ADC0809的控制功能。實(shí)驗(yàn)操作：將GW48 EDA系統(tǒng)左下角的撥碼開關(guān)的7向下?lián)?，其余向上，即?809工作使能，及使FPGA能接受來自0809轉(zhuǎn)換結(jié)束的信號（對于GW48CK系統(tǒng)，左下角選擇插針處的“轉(zhuǎn)換結(jié)束”和“A/D使能”用二短路帽短接）。139。這時(shí)數(shù)碼管8和7將顯示ADC0809采樣的數(shù)字值（16進(jìn)制），數(shù)據(jù)來自FPGA的輸出。實(shí)驗(yàn)結(jié)束后注意將撥碼開關(guān)撥向默認(rèn)：僅“4”向下。(5) 實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)要求、實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)思考題寫出實(shí)驗(yàn)報(bào)告。(2) 實(shí)