【正文】 WHEN OTHERS = NULL 。 WHEN 110 = BT = 01000000 。 WHEN 100 = BT = 00010000 。 WHEN 010 = BT = 00000100 。BEGINP1：PROCESS( CNT8 ) BEGIN CASE CNT8 IS WHEN 000 = BT = 00000001 。 段控制信號輸出 BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。USE 。根據(jù)這種電路狀況，如果希望在8個(gè)數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得8個(gè)選通信號kk…k8分別被單獨(dú)選通，并在此同時(shí)，在段信號輸入口加上希望在該對應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號的掃變，就能實(shí)現(xiàn)掃描顯示的目的。 圖518共陰數(shù)碼管及其電路 圖519 計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖15. 8位數(shù)碼掃描顯示電路設(shè)計(jì)《示例程序和實(shí)驗(yàn)指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter5\Ep1c3_52_SCAN\ 工程：SCAN_LED(1) 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)硬件掃描顯示電路的設(shè)計(jì)。(5) 實(shí)驗(yàn)內(nèi)容3：用第3章介紹的例化語句，按圖519的方式連接成頂層設(shè)計(jì)電路（用VHDL表述），圖中的CNT4B是一個(gè)4位二進(jìn)制加法計(jì)數(shù)器，可以由例322修改獲得；模塊DECL7S即為例518實(shí)體元件，重復(fù)以上實(shí)驗(yàn)過程。 END PROCESS 。 WHEN 1110 = LED7S = 1111001 。 WHEN 1010 = LED7S = 1110111 。 WHEN 0110 = LED7S = 1111101 。 WHEN 0010 = LED7S = 1011011 。 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) 。提示：用輸入總線的方式給出輸入信號仿真數(shù)據(jù)，仿真波形示例圖如圖517所示。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接0、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。(8) 思考題：在例322中是否可以不定義信號 CQI，而直接用輸出端口信號完成加法運(yùn)算，即：CQ = CQ + 1？為什么？(9) 實(shí)驗(yàn)報(bào)告：將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測試實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。將實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。(3) 實(shí)驗(yàn)內(nèi)容1：在QuartusⅡ上對例322進(jìn)行編輯、編譯、綜合、適配、仿真。 END IF。 IF CQI = 9 THEN COUT = 39。)。139。 計(jì)數(shù)器異步復(fù)位 ELSIF CLK39。139。 COUT : OUT STD_LOGIC )。USE 。詳述實(shí)驗(yàn)內(nèi)容3。鍵8作為相加起始控制，同時(shí)兼任清0；工作時(shí)鐘由clock0自動給出，每當(dāng)鍵8發(fā)出一次開始相加命令，電路即自動相加，結(jié)束后停止工作，并顯示相加結(jié)果。 END IF。(3) 實(shí)驗(yàn)內(nèi)容2：設(shè)計(jì)鎖存器(使用例314)，同樣給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試及詳細(xì)實(shí)驗(yàn)過程。 END IF。 類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS (CLK,Q1) BEGIN IF CLK39。 D : IN STD_LOGIC 。(2) 實(shí)驗(yàn)內(nèi)容1：根據(jù)實(shí)驗(yàn)41的步驟和要求，設(shè)計(jì)觸發(fā)器(使用例36)，給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試及詳細(xì)實(shí)驗(yàn)過程。首先用QuartusⅡ，包括仿真和硬件測試。通過短路帽選擇clock0接256Hz信號，clock5接1024Hz，clock2接8Hz信號。圖318 雙2選1多路選擇器33 mux21a功能時(shí)序波形 按照本章給出的步驟對上例分別進(jìn)行編譯、綜合、仿真。 ELSE y = b 。END ENTITY mux21a。 u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy)。(3) 實(shí)驗(yàn)內(nèi)容2：將此多路選擇器看成是一個(gè)元件mux21a，利用元件例化語句描述圖318，并將此文件放在同一目錄中。本講義中所有實(shí)驗(yàn)和示例的軟件設(shè)計(jì)平臺主要是QuartusII，其他工具是MATLAB、DSP Builder、SOPC Builder、Modelsim等。目 錄4 第一章 EDA_VHDL實(shí)驗(yàn)/設(shè)計(jì)與電子設(shè)計(jì)競賽4 1 應(yīng)用QuartusII完成基本組合電路設(shè)計(jì)5 12. 應(yīng)用QuartusII完成基本時(shí)序電路的設(shè)計(jì)6 13. 設(shè)計(jì)含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器7 14. 7段數(shù)碼顯示譯碼器設(shè)計(jì)8 15. 8位數(shù)碼掃描顯示電路設(shè)計(jì)9 16. 數(shù)控分頻器的設(shè)計(jì)10 17. 32位并進(jìn)/并出移位寄存器設(shè)計(jì)10 18. 在QuartusII中用原理圖輸入法設(shè)計(jì)8位全加器11 19. 在QuartusII中用原理圖輸入法設(shè)計(jì)較復(fù)雜數(shù)字系統(tǒng)11 110. 用QuartusII設(shè)計(jì)正弦信號發(fā)生器13 111. 8位16進(jìn)制頻率計(jì)設(shè)計(jì)16 112. 序列檢測器設(shè)計(jì)16 113. VHDL狀態(tài)機(jī)A/D采樣控制電路實(shí)現(xiàn)18 114. 數(shù)據(jù)采集電路和簡易存儲示波器設(shè)計(jì)19 115. 比較器和D/A器件實(shí)現(xiàn)A/D轉(zhuǎn)換功能的電路設(shè)計(jì)20 116 移位相加硬件乘法器設(shè)計(jì)24 117 采用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器24 118 線性反饋移位寄存器設(shè)計(jì)25 119 樂曲硬件演奏電路設(shè)計(jì)28 120 乒乓球游戲電路設(shè)計(jì)32 121 循環(huán)冗余校驗(yàn)(CRC)模塊設(shè)計(jì)33 122. FPGA步進(jìn)電機(jī)細(xì)分驅(qū)動控制設(shè)計(jì)(電子設(shè)計(jì)競賽賽題)34 123. FPGA直流電機(jī)PWM控制實(shí)驗(yàn)35 124. VGA彩條信號顯示控制器設(shè)計(jì)37 125. VGA圖像顯示控制器設(shè)計(jì)37 126. 清華大學(xué)學(xué)生基于GW48PK2系統(tǒng)VGA圖像顯示控制器設(shè)計(jì)示例5則38 127. 直接數(shù)字式頻率合成器(DDS)設(shè)計(jì)實(shí)驗(yàn)(電子設(shè)計(jì)競賽賽題)39 128. 嵌入式鎖相環(huán)PLL應(yīng)用實(shí)驗(yàn)41 129. 使用嵌入式鎖相環(huán)的DDS設(shè)計(jì)實(shí)驗(yàn)（200MHz超高速 DAC的PLL測試42 130. 基于DDS的數(shù)字移相信號發(fā)生器設(shè)計(jì)(電子設(shè)計(jì)競賽賽題)45 131. 采用超高速A/D的存儲示波器設(shè)計(jì)(含PLL,電子設(shè)計(jì)競賽賽題)46 132. 信號采集與頻譜分析電路設(shè)計(jì)(電子設(shè)計(jì)競賽賽題)46 133. 等精度數(shù)字頻率/相位測試儀設(shè)計(jì)實(shí)驗(yàn)(電子設(shè)計(jì)競賽賽題)48 134. FPGA與單片機(jī)聯(lián)合開發(fā)之isp單片機(jī)編程方法49 135. 測相儀設(shè)計(jì)(電子設(shè)計(jì)競賽賽題)50 136. PS/2鍵盤鼠標(biāo)控制電子琴模塊設(shè)計(jì)50 137. PS/2鼠標(biāo)與VGA控制顯示游戲模塊設(shè)計(jì)50 138. FPGA_單片機(jī)_PC機(jī)雙向通信測頻模塊設(shè)計(jì)50 139. 10路邏輯分析儀設(shè)計(jì)(電子設(shè)計(jì)競賽賽題)51 140. IP核：數(shù)控振蕩器NCO應(yīng)用設(shè)計(jì)52 141. IP核：FIR數(shù)字濾波器應(yīng)用設(shè)計(jì)53 142. IP核：FFT應(yīng)用設(shè)計(jì)53 143. IP核：CSC VGA至電視色制互轉(zhuǎn)模塊應(yīng)用設(shè)計(jì)54 144. IP核：嵌入式邏輯分析儀SignalTapII調(diào)用55 145. USB與FPGA通信實(shí)驗(yàn)56 第二章 SOPC/EDA設(shè)計(jì)實(shí)驗(yàn)I56 21 用邏輯鎖定優(yōu)化技術(shù)設(shè)計(jì)流水線乘法器實(shí)驗(yàn)57 22 用邏輯鎖定優(yōu)化技術(shù)設(shè)計(jì)16階數(shù)字濾波器實(shí)驗(yàn)59 23 基于DSP Builder的FIR數(shù)字濾波器設(shè)計(jì)實(shí)驗(yàn)60 24 基于DSP Builder的IIR數(shù)字濾波器設(shè)計(jì)實(shí)驗(yàn)60 25 基于DSP Builder的DDS與數(shù)字移相信號發(fā)生器設(shè)計(jì)實(shí)驗(yàn)62 26 m序列偽隨機(jī)序列發(fā)生器設(shè)計(jì)實(shí)驗(yàn)63 27 巴克碼檢出器設(shè)計(jì)實(shí)驗(yàn)65 28 RS碼編碼器設(shè)計(jì)實(shí)驗(yàn)65 29 正交幅度調(diào)制與解調(diào)模型設(shè)計(jì)實(shí)驗(yàn)67 第三章 SOPC/EDA設(shè)計(jì)實(shí)驗(yàn)II67 31 基于MATLAB/DSP Builder DSP可控正弦信號發(fā)生器設(shè)計(jì)72 32 32位軟核嵌入式處理器系統(tǒng)Nios開發(fā)實(shí)驗(yàn)73 33 設(shè)計(jì)一個(gè)簡單的SOPC系統(tǒng)74 34 簡單測控系統(tǒng)串口接收程序設(shè)計(jì)74 35 GSM短信模塊程序設(shè)計(jì) 75 36 基于SOPC的秒表程序設(shè)計(jì)77 37 Nios Avalon Slave外設(shè)（PWM模塊）設(shè)計(jì)78 38 Nios Avalon Slave外設(shè)（數(shù)碼管動態(tài)掃描顯示模塊）設(shè)計(jì)79 315 DMA應(yīng)用和俄羅斯方塊游戲設(shè)計(jì)79 第四章 SOPC/EDA設(shè)計(jì)實(shí)驗(yàn)III ( NiosII系統(tǒng)設(shè)計(jì) )79 4建立NIOSII嵌入式處理器硬件系統(tǒng) 87 4NIOSII軟件設(shè)計(jì)與運(yùn)行流程 94 4加入用戶自定義組件設(shè)計(jì) 100 4加入用戶自定義指令設(shè)計(jì) 103 4FLASH編程下載 104 4設(shè)計(jì)DSP處理器功能系統(tǒng) 104 4AM調(diào)制電路設(shè)計(jì)105 第五章 液晶接口實(shí)驗(yàn)105 51 GDM12864A液晶顯示模塊接口開發(fā)111 52 HS1624液晶顯示模塊與單片機(jī)的接口114 53 G240128A液晶顯示模塊的接口115 第六章 CPU及其結(jié)構(gòu)組件設(shè)計(jì)實(shí)驗(yàn)115 61 復(fù)雜指令CPU設(shè)計(jì)122 62 8051/89C51單片機(jī)核于FPGA中實(shí)現(xiàn)實(shí)驗(yàn)124 第七章 模擬EDA實(shí)驗(yàn)124 71 模擬EDA實(shí)驗(yàn)及其設(shè)計(jì)軟件使用向?qū)В≒AC _Designer使用）124 72 基于ispPAC80的5階精密低通濾波器設(shè)計(jì)126 73 基于ispPAC10的直流增益為9的放大器設(shè)計(jì)129 附錄：GW48 EDA/SOPC主系統(tǒng)使用說明129 第一節(jié)：GW48教學(xué)系統(tǒng)原理與使用介紹，132 第二節(jié)：實(shí)驗(yàn)電路結(jié)構(gòu)圖137 第三節(jié)：超高速A/D、D/A板GWADDA說明138 第四節(jié)：步進(jìn)電機(jī)和直流電機(jī)使用說明138 第五節(jié)：SOPC適配板使用說明139 第六節(jié)：GWDVPB電子設(shè)計(jì)競賽應(yīng)用板使用說明141 第七節(jié)：GWCK/PK2/PK3系統(tǒng)萬能接插口與結(jié)構(gòu)圖信號/與芯片引腳對照表EDA/SOPC與電子設(shè)計(jì)競賽培訓(xùn)實(shí)驗(yàn)講義使用說明本講義中所列的所有實(shí)驗(yàn)示例皆在GW48PK2/PK3（GW48CK）、GW48SOPC系統(tǒng)上驗(yàn)證本講義中所列的大多數(shù)實(shí)驗(yàn)都有配套的演示示例以供驗(yàn)證，以及含相應(yīng)的實(shí)驗(yàn)指導(dǎo)課件。l 在“EDA_VHDL_1C3”或“EDA_SOPC1C6_12”的“重要文檔”里有我們提供的EDA/SOPC系列軟件的按裝說明和本講義的電子文檔，“原理圖”里我們提供了和我們設(shè)備相關(guān)的部分原理圖，“ISPMCU_downloda”是實(shí)驗(yàn)設(shè)備上89S51單片機(jī)在系統(tǒng)下載軟件。 EDA/SOPC技術(shù)實(shí)驗(yàn)講義 杭州康芯電子有限公司用戶必讀l 為了使您盡快地了解本公司的產(chǎn)品結(jié)構(gòu)和性能，請您務(wù)必在設(shè)備使用前仔細(xì)閱讀我們所提供光盤A里的“GW48EDA_PK2/PK3實(shí)驗(yàn)系統(tǒng)默認(rèn)必讀”，她會使您在最短的時(shí)間內(nèi)對本公司的EDA設(shè)備的結(jié)構(gòu)有了大概的認(rèn)識。如您設(shè)備所配的是SOPC實(shí)驗(yàn)系統(tǒng)，那么它所對應(yīng)的是“EDA_SOPC1C6_12”。l 如果您配有GWADDA板，它的A/D、D/A與GWAC3