【正文】 本設(shè)計(jì)項(xiàng)目是利用FPGA直接控制0809對(duì)模擬信號(hào)進(jìn)行采樣，然后將轉(zhuǎn)換好的8位二進(jìn)制數(shù)據(jù)迅速存儲(chǔ)到存儲(chǔ)器中，在完成對(duì)模擬信號(hào)一個(gè)或數(shù)個(gè)周期的采樣后，由外部電路系統(tǒng)(如單片機(jī))將存儲(chǔ)器中的采樣數(shù)據(jù)讀出處理。114. 數(shù)據(jù)采集電路和簡易存儲(chǔ)示波器設(shè)計(jì)《示例程序和實(shí)驗(yàn)指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_83_RSVSCP\ 工程：RESV(1) 實(shí)驗(yàn)?zāi)康模赫莆誏PM RAM模塊VHDL元件定制、調(diào)用和使用方法；熟悉A/D和D/A與FPGA接口電路設(shè)計(jì)；了解HDL文本描述與原理圖混合設(shè)計(jì)方法。(4) 實(shí)驗(yàn)思考題：在不改變?cè)a功能的條件下將例82表達(dá)成用狀態(tài)碼直接輸出型的狀態(tài)機(jī)。數(shù)碼管2和1也將顯示同樣數(shù)據(jù)，此數(shù)據(jù)直接來自0809的數(shù)據(jù)口。這樣就能通過實(shí)驗(yàn)系統(tǒng)左下的AIN1輸入端與電位器相接，并將信號(hào)輸入0809的IN1端）。；clock0的短路帽接可選12MHz、6MHz、65536Hz等頻率；按動(dòng)一次右側(cè)的復(fù)位鍵；用螺絲刀旋轉(zhuǎn)GW48系統(tǒng)左下角的精密電位器，以便為ADC0809提供變化的待測模擬信號(hào)（注意，這時(shí)必須在例82中賦值：ADDA = 39。測試步驟：，由對(duì)應(yīng)的電路圖可見，ADC0809的轉(zhuǎn)換時(shí)鐘CLK已經(jīng)事先接有750kHz的頻率，引腳鎖定為：START接PIO34，OE（ENABLE）接PIO35，EOC接PIO8，ALE接PIO33，狀態(tài)機(jī)時(shí)鐘CLK接clock0，ADDA接PIO32(ADDB和ADDC都接GND)，ADC0809的8位輸出數(shù)據(jù)線接PIO23～PIO16，鎖存輸出Q顯示于數(shù)碼8/數(shù)碼7(PIO47～PIO40)。圖83 ADC0809工作時(shí)序(3) 實(shí)驗(yàn)內(nèi)容：利用QuartusII對(duì)例82進(jìn)行文本編輯輸入和仿真測試；給出仿真波形。 END PROCESS LATCH1 。EVENT THEN REGL = D 。139。 END PROCESS REG 。) THEN current_state=next_state。EVENT AND CLK=39。 END PROCESS COM 。 WHEN OTHERS = next_state = st0。139。139。039。039。 next_state = st4。OE=39。LOCK=39。START=39。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE=39。 EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。139。039。039。039。039。 next_state = st2。OE=39。LOCK=39。START=39。 0809初始化 WHEN st1=ALE=39。039。039。039。039。 LOCK0 = LOCK 。139。039。139。 SIGNAL LOCK : STD_LOGIC。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。 8位數(shù)據(jù)輸出END ADCINT。 信號(hào)通道最低位控制信號(hào)LOCK0 : OUT STD_LOGIC。 轉(zhuǎn)換開始信號(hào)OE : OUT STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE : OUT STD_LOGIC。 來自0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK : IN STD_LOGIC。USE 。當(dāng)模擬量送至某一輸入端(如IN1或IN2等)，由3位地址信號(hào)選擇，而地址信號(hào)由ALE鎖存；EOC是轉(zhuǎn)換情況狀態(tài)信號(hào)，當(dāng)啟動(dòng)轉(zhuǎn)換約100μs 后，EOC產(chǎn)生一個(gè)負(fù)脈沖，以示轉(zhuǎn)換結(jié)束；在EOC的上升沿后，若使輸出使能信號(hào)OE為高電平，則控制打開三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線，至此ADC0809的一次轉(zhuǎn)換結(jié)束。轉(zhuǎn)換時(shí)間約100μs，含鎖存控制的8路多路開關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。(2) 實(shí)驗(yàn)原理：(實(shí)驗(yàn)程序用例82)。END behav 。 序列數(shù)檢測錯(cuò)誤，輸出 “B” END IF 。 PROCESS( Q ) 檢測結(jié)果判斷輸出 BEGIN IF Q = 8 THEN AB = 1010 。 END IF 。 WHEN OTHERS = Q = 0 。 ELSE Q = 0 。 END IF 。 WHEN 6= IF DIN = D(1) THEN Q = 7 。 ELSE Q = 0 。 END IF 。 WHEN 4= IF DIN = D(3) THEN Q = 5 。 ELSE Q = 0 。 END IF 。 WHEN 2= IF DIN = D(5) THEN Q = 3 。 ELSE Q = 0 。 END IF 。 THEN 時(shí)鐘到來時(shí)，判斷并處理當(dāng)前輸入的位 CASE Q IS WHEN 0= IF DIN = D(7) THEN Q = 1 。EVENT AND CLK=39。 THEN Q = 0 。 8位待檢測預(yù)置數(shù) PROCESS( CLK, CLR ) BEGIN IF CLR = 39。 SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0)。 檢測結(jié)果輸出END SCHK。ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC?！纠?11】LIBRARY IEEE 。(5) 實(shí)驗(yàn)思考題：如果待檢測預(yù)置數(shù)必須以右移方式進(jìn)入序列檢測器，寫出該檢測器的VHDL代碼(兩進(jìn)程符號(hào)化有限狀態(tài)機(jī))，并提出測試該序列檢測器的實(shí)驗(yàn)方案。下載后：①按實(shí)驗(yàn)板“系統(tǒng)復(fù)位”鍵；②用鍵2和鍵1輸入2位十六進(jìn)制待測序列數(shù)“11100101”；③按鍵7復(fù)位(平時(shí)數(shù)碼6指示顯“B”)；④按鍵6(CLK) 8次，這時(shí)若串行輸入的8位二進(jìn)制序列碼(顯示于數(shù)碼2/1和發(fā)光管D8～D0)與預(yù)置碼“11100101”相同，則數(shù)碼6應(yīng)從原來的B變成A，表示序列檢測正確，否則仍為B。 (3) 實(shí)驗(yàn)內(nèi)容1：利用QuartusII對(duì)例811進(jìn)行文本編輯輸入、仿真測試并給出仿真波形，了解控制信號(hào)的時(shí)序，最后進(jìn)行引腳鎖定并完成硬件測試實(shí)驗(yàn)。在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測。(2) 實(shí)驗(yàn)原理：序列檢測器可用于檢測一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。END struc。 U2 : REG32B PORT MAP( LK = Load1, DIN=DTO1, DOUT = DOUT)。 SIGNAL CARRY_OUT1 : STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL Load1 : STD_LOGIC。 SIGNAL TSTEN1 : STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。COMPONENT REG32B PORT ( LK : IN STD_LOGIC。 計(jì)數(shù)使能信號(hào) DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 時(shí)鐘信號(hào) CLR : IN STD_LOGIC。 輸出鎖存信號(hào) END COMPONENT。 計(jì)數(shù)器時(shí)鐘使能 RST_CNT : OUT STD_LOGIC。ARCHITECTURE struc OF FREQTEST ISCOMPONENT FTCTRL PORT (CLKK : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。ENTITY FREQTEST IS PORT ( CLK1HZ : IN STD_LOGIC。 頻率計(jì)頂層文件LIBRARY IEEE。END behav。 END PROCESS。 END IF。139。139。 清零 ELSIF FIN39。039。139。ARCHITECTURE behav OF COUNTER32B IS SIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0)。 計(jì)數(shù)使能信號(hào) DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 時(shí)鐘信號(hào) CLR : IN STD_LOGIC。USE ?！纠?9】LIBRARY IEEE。 END PROCESS。 THEN DOUT = DIN。EVENT AND LK = 39。END REG32B。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 32位鎖存器USE 。END behav。 Load = NOT Div2CLK。 END IF。 產(chǎn)生計(jì)數(shù)器清零信號(hào) ELSE RST_CNT = 39。 THEN RST_CNT=39。 AND Div2CLK=39。 PROCESS (CLKK, Div2CLK) BEGIN IF CLKK=39。 END IF。139。BEGIN PROCESS( CLKK ) BEGIN IF CLKK39。 輸出鎖存信號(hào) END FTCTRL。 計(jì)數(shù)器時(shí)鐘使能 RST_CNT : OUT STD_LOGIC。ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC。 測頻控制電路USE 。（實(shí)驗(yàn)中可以將50MHz頻率用線引向Clock2，但要拔除其上的短路帽）(7) 實(shí)驗(yàn)報(bào)告：給出頻率計(jì)設(shè)計(jì)的完整實(shí)驗(yàn)報(bào)告。注意PLL的輸入時(shí)鐘必須是器件的專用時(shí)鐘輸入腳CLK224。(5) 實(shí)驗(yàn)內(nèi)容3：用LPM模塊取代例78和例79，再完成同樣的設(shè)計(jì)任務(wù)。(4) 實(shí)驗(yàn)內(nèi)容2：參考例322，將頻率計(jì)改為8位10進(jìn)制頻率計(jì)，注意此設(shè)計(jì)電路的計(jì)數(shù)器必須是8個(gè)4位的10進(jìn)制計(jì)數(shù)器，而不是1個(gè)。建議選實(shí)驗(yàn)電路模式5；8個(gè)數(shù)碼管以16進(jìn)制形式顯示測頻輸出；待測頻率輸入FIN由clock0輸入，頻率可選4Hz、256HZ、3Hz...50MHz等；1HZ測頻控制信號(hào)CLK1HZ可由clock2輸入(用跳線選1Hz)。鎖存信號(hào)后，必須有一清0信號(hào)RST_CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下1秒的計(jì)數(shù)操作作準(zhǔn)備。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前1秒鐘的計(jì)數(shù)值鎖存進(jìn)鎖存器REG32B中，并由外部的16進(jìn)制7段譯碼器譯出，顯示計(jì)數(shù)值。設(shè)計(jì)要求是：FTCTRL的計(jì)數(shù)使能信號(hào)CNT_EN能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)中的32位二進(jìn)制計(jì)數(shù)器COUNTER32B（圖734）的ENABL使能端進(jìn)行同步控制。測頻控制信號(hào)可以由一個(gè)獨(dú)立的發(fā)生器來產(chǎn)生，即圖734中的FTCTRL。111. 8位16進(jìn)制頻率計(jì)設(shè)計(jì)《示例程序和實(shí)驗(yàn)指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter7\Ep1c3_72_FREQTEST\ 工程：FREQTEST(1) 實(shí)驗(yàn)?zāi)康模涸O(shè)計(jì)8位16進(jìn)制頻率計(jì)，學(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)方法。實(shí)驗(yàn)內(nèi)容3：設(shè)計(jì)一任意波形信號(hào)發(fā)生器，可以使用LPM雙口RAM擔(dān)任波形數(shù)據(jù)存儲(chǔ)器，利用單片機(jī)產(chǎn)生所需要的波形數(shù)據(jù)，然后輸向FPGA中的RAM（可以利用GW48系統(tǒng)上與FPGA接口的單片機(jī)完成此實(shí)驗(yàn)，D/A可利用系統(tǒng)上配置的0832或5651高速器件）。具體步驟如下：選擇目標(biāo)芯片；選擇目標(biāo)器件編程配置方式；選擇輸出配置；4 編譯及了解編譯結(jié)果正弦信號(hào)數(shù)據(jù)ROM定制（包括設(shè)計(jì)ROM初始化數(shù)據(jù)文件）另兩種方法要快捷的多，可分別用C程序生成同樣格式的初始化文件和使用DSP Builder/MATLAB來生成。圖31所示是此信號(hào)發(fā)生器結(jié)構(gòu)圖，包含2個(gè)部分：ROM的地址信號(hào)發(fā)生器由5位計(jì)數(shù)器擔(dān)任，和正弦數(shù)據(jù)ROM，拒此，ROM由LPM_ROM模塊構(gòu)成能達(dá)到最優(yōu)設(shè)計(jì)，LPM_ROM底層是FPGA中的EAB或ESB等?；静襟E如下（詳細(xì)步驟可參考該書第4章）：一、頂層文件設(shè)計(jì)1 創(chuàng)建工程和編輯設(shè)計(jì)文件 正弦信號(hào)發(fā)生器的結(jié)構(gòu)由3部分組成（圖31）：數(shù)據(jù)計(jì)數(shù)器或地址發(fā)生器、數(shù)據(jù)ROM和D/A。；波形輸出在系統(tǒng)左下角，將示波器的地與GW48系統(tǒng)的地（GND）相接，信號(hào)端與“AOUT”信號(hào)輸出端相接。，由附錄對(duì)應(yīng)的電路圖可見，DAC0832的8位數(shù)據(jù)口D[7..0]分別與FPGA的PIO330..、24相連，如果目標(biāo)器件是EP1C3T144，則對(duì)應(yīng)的引腳是：7770、666551；時(shí)鐘CLK接系統(tǒng)的cloc