fpga現(xiàn)場可編程器的dsp設(shè)計(jì)方法-資料下載頁
2025-04-07 05:44本頁面
【正文】 能滿足系統(tǒng)級性能目標(biāo)。 所得到的架構(gòu)可由獨(dú)立于供應(yīng)商的可綜合RTL代碼來生成。由于設(shè)計(jì)保留了獨(dú)立于供應(yīng)商的特性，RTL綜合工具的全部能力可以被用于執(zhí)行進(jìn)一步的設(shè)計(jì)優(yōu)化。 與傳統(tǒng)設(shè)計(jì)流程相比，上述DSP設(shè)計(jì)方法具有明顯的優(yōu)勢。隨著設(shè)計(jì)規(guī)模增大，僅是由于其無延時(shí)的算法及無需時(shí)間來同步多條路徑，DSP綜合流程就超過了傳統(tǒng)方法。 比較DSP綜合與傳統(tǒng)流程的設(shè)計(jì)結(jié)果表明，即使在不同的優(yōu)化情況下，前者也一樣有改進(jìn)。當(dāng)在DSP綜合期間不執(zhí)行高級優(yōu)化時(shí)，所得到的任何優(yōu)化主要?dú)w功于RTL綜合。即使沒有DSP綜合優(yōu)化，在所有測試電路中采用的邏輯單元數(shù)量也會一如既往地減少，而性能也會得到改善。 我們需要考慮幾種不同的優(yōu)化情況。當(dāng)允許進(jìn)行資源共享時(shí)，常常希望在資源利用上有明顯的改進(jìn)，即使以犧牲某些性能為代價(jià)。測試電路已經(jīng)證明了這一點(diǎn)，即以性能的明顯下降為代價(jià)可以顯著減少消耗的資源。 這種優(yōu)化技術(shù)最適合在資源有限但允許性能有一定下降的情況下使用。重定時(shí)優(yōu)化技術(shù)是增強(qiáng)DSP綜合結(jié)果的另一個(gè)選項(xiàng)。采用這種方法時(shí)，盡管可能要以消耗更多的資源為代價(jià)，但與單獨(dú)的DSP綜合及傳統(tǒng)設(shè)計(jì)方法相比，性能將有顯著提升。 為達(dá)到定時(shí)目的，一些DSP綜合解決方案在架構(gòu)層上重新分配寄存器并引入一些管道。采用門級重定時(shí)可以補(bǔ)充這種高級定時(shí)，兩者的結(jié)合使用將獲得最佳的優(yōu)化結(jié)果，且無需增加任何資源即可獲得明顯的性能改進(jìn)。
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