[工學(xué)]fpga電子技術(shù)課程設(shè)計(jì)報(bào)告-資料下載頁
2025-03-23 01:31本頁面
【正文】 S。END。LIBRARY ieee USE 。 USE 。ENTITY count_n IS PORT (clk:IN std_logic。 d:IN std_logic_vector(7 DOWNTO 0)。 co:OUT std_logic)。END。ARCHITECTURE w1 OF count_n ISBEGIN PROCESS(clk) VARIABLE q:std_logic_vector(7 DOWNTO 0)。BEGIN IF clk 39。EVENT AND clk =39。139。 THEN IF q=d1 THEN q:=(OTHERS=39。039。)。co=39。139。 ELSE q:=q+1。co=39。039。 END IF。 END IF。END PROCESS。END。
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