通信系統(tǒng)中的擴(kuò)頻序列發(fā)生器的fpga設(shè)計(jì)與仿真開題報(bào)告-資料下載頁
2025-01-21 18:54本頁面
【正文】 三階段：獨(dú)立設(shè)計(jì)階段：初步完成畢業(yè)設(shè)計(jì)內(nèi)容；撰寫出完整的論文初稿； 第四階段：設(shè)計(jì)完成階段：完成畢業(yè)論文的仿真工作；完成畢業(yè)論文的方案設(shè)計(jì)工作；論文定稿；準(zhǔn)備答辯。五、參考文獻(xiàn) [1] 夏宇聞. Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程. 北京：北京航空航天大學(xué)出版社；[2] 田耕、徐文波. 無線通信的FPGA設(shè)計(jì). 北京：電子工業(yè)出版社；[3] 張順興. 數(shù)字電路與系統(tǒng)設(shè)計(jì). 南京：東南大學(xué)出版社 ；[4] 查光明，［M］.西安：西安電子科技大學(xué)出版社，2002 .指導(dǎo)教師意見：指導(dǎo)教師簽名： 年 月 日工作小組審查意見：工作小組組長簽名： 年 月 日 注：可附頁
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