【正文】 (N17), .Z(n173) )。 IVI U173 ( .A(N18), .Z(n174) )。 IVI U174 ( .A(N19), .Z(n175) )。 IVI U175 ( .A(N20), .Z(n176) )。 IVI U176 ( .A(N21), .Z(n177) )。 EOI U177 ( .A(\rbin[2] ), .B(n190), .Z(rbnext[2]) )。 ENI U178 ( .A(n191), .B(n164), .Z(rbnext[1]) )。 ND2I U179 ( .A(N31), .B(n159), .Z(n191) )。 EOI U180 ( .A(N31), .B(n156), .Z(rbnext[0]) )。 AN2I U181 ( .A(\dp_cluster_1/N36 ), .B(n169), .Z(N31) )。 EOI U182 ( .A(wbin[2]), .B(n192), .Z(wbnext[2]) )。 ENI U183 ( .A(n193), .B(wbin[1]), .Z(wbnext[1]) )。 ND2I U184 ( .A(N32), .B(wbin[0]), .Z(n193) )。 EOI U185 ( .A(N32), .B(wbin[0]), .Z(wbnext[0]) )。 AN2I U186 ( .A(n187), .B(\dp_cluster_0/N34 ), .Z(N32) )。 IVI U187 ( .A(wdata[7]), .Z(n179) )。 IVI U188 ( .A(wdata[6]), .Z(n180) )。 IVI U189 ( .A(wdata[5]), .Z(n181) )。 IVI U190 ( .A(wdata[4]), .Z(n182) )。 IVI U191 ( .A(wdata[3]), .Z(n183) )。 IVI U192 ( .A(wdata[2]), .Z(n184) )。 IVI U193 ( .A(wdata[1]), .Z(n185) )。 IVI U194 ( .A(wdata[0]), .Z(n186) )。 IVI U195 ( .A(winc), .Z(n187) )。 AN3 U196 ( .A(N6), .B(N5), .C(N31), .Z(n190) )。 AN3 U197 ( .A(wbin[1]), .B(wbin[0]), .C(N32), .Z(n192) )。endmodule時(shí)序報(bào)告****************************************Report : timing path full delay max max_paths 1Design : fifoVersion: Date : Thu Sep 12 10:45:52 2013****************************************Operating Conditions: WCIND Library: classWire Load Model Mode: enclosed Startpoint: rbin_reg[0] (rising edgetriggered flipflop clocked by rclk) Endpoint: rdata_r_reg[0] (rising edgetriggered flipflop clocked by rclk) Path Group: rclk Path Type: max Des/Clust/Port Wire Load Model Library fifo 10x10 class Point Incr Path clock rclk (rise edge) clock network delay (ideal) rbin_reg[0]/CP (FD2) r rbin_reg[0]/QN (FD2) f U154/Z (IVI) r U138/Z (MUX21L) r U95/Z (MUX21L) f U167/Z (IVI) r U94/Z (MUX21L) f rdata_r_reg[0]/D (FD1) f data arrival time clock rclk (rise edge) clock network delay (ideal) rdata_r_reg[0]/CP (FD1) r library setup time data required time data required time data arrival time slack (MET) Startpoint: full_r_reg (rising edgetriggered flipflop clocked by wclk) Endpoint: full_r_reg (rising edgetriggered flipflop clocked by wclk) Path Group: wclk Path Type: max Des/Clust/Port Wire Load Model Library fifo 10x10 class Point Incr Path clock wclk (rise edge) clock network delay (ideal) full_r_reg/CP (FD2) r full_r_reg/QN (FD2) f U177/Z (AN2I) f U188/Z (AN3) f U173/Z (EOI) f U71/Z (EOI) f U70/Z (EOI) f U69/Z (AN3) f full_r_reg/D (FD2) f data arrival time clock wclk (rise edge) clock network delay (ideal) full_r_reg/CP (FD2) r library setup time data required time data required time data arrival time slack (MET) 時(shí)序?qū)С鰣?bào)告//asyn fifo`timescale 1ns/1nsmodule fifo ( wdata, full, winc, wclk, wrst_n, rdata, rinc, empty, rclk, rrst_n )。//parameter WIDTH = 8。parameter DEPTH = 2。parameter max_count = 239。b11。//input [WIDTH:0] wdata。input winc。input wclk。input wrst_n。input rinc。input rclk。input rrst_n。//output full。output [WIDTH:0] rdata。output empty。//reg full_r。reg empty_r。reg [WIDTH:0] rdata_r。//reg [DEPTH:0] wptr。 //n+1 ptrreg [DEPTH:0] rptr。reg [DEPTH:0] w1_rptr。reg [DEPTH:0] w2_rptr。reg [DEPTH:0] r1_wptr。reg [DEPTH:0] r2_wptr。//reg [(WIDTH1):0] fifomem [0:max_count]。reg [DEPTH:0] wbin,rbin。wire [DEPTH:0] rgnext,rbnext,wgnext,wbnext。reg [DEPTH:0] rgnext_r,rbnext_r。wire [(DEPTH1):0] raddr,waddr。//reg [(DEPTH1):0] raddr_r。wire full_val,empty_val。/////write inalways@(posedge wclk)begin if(!wincamp。!full)//write enable no full fifomem[waddr] = wdata。end//read outalways@(