【正文】 TH1):0] raddr,waddr。reg [DEPTH:0] w1_rptr。//output full。b11。 IVI U194 ( .A(wdata[0]), .Z(n186) )。 AN2I U186 ( .A(n187), .B(\dp_cluster_0/N34 ), .Z(N32) )。 ENI U178 ( .A(n191), .B(n164), .Z(rbnext[1]) )。 IVI U170 ( .A(N15), .Z(n171) )。 IVI U162 ( .A(n178), .Z(n159) )。 IVI U154 ( .A(n133), .Z(n151) )。 MUX21L U146 ( .A(\fifomem[0][4] ), .B(\fifomem[1][4] ), .S(n153), .Z(n142) )。 MUX21L U138 ( .A(\fifomem[0][0] ), .B(\fifomem[1][0] ), .S(n160), .Z(n134) )。 AO4 U130 ( .A(n67), .B(n168), .C(n132), .D(n185), .Z(n102) )。 AO4 U122 ( .A(n59), .B(n167), .C(n185), .D(n131), .Z(n110) )。 AO4 U114 ( .A(n51), .B(n166), .C(n185), .D(n130), .Z(n118) )。 AO4 U106 ( .A(n43), .B(n165), .C(n185), .D(n129), .Z(n126) )。 NR3 U98 ( .A(n20), .B(n189), .C(n188), .Z(n29) )。 MUX21L U90 ( .A(n76), .B(n175), .S(n128), .Z(n87) )。 MUX21L U82 ( .A(n80), .B(n171), .S(n128), .Z(n83) )。 EOI U76 ( .A(rgnext_r[2]), .B(n38), .Z(n36) )。 AN3 U75 ( .A(n34), .B(n35), .C(n36), .Z(empty_val) )。 FD1 \rdata_r_reg[2] ( .D(n87), .CP(rclk), .Q(rdata[2]), .QN(n76) )。 FD1 \fifomem_reg[3][4] ( .D(n123), .CP(wclk), .Q(\fifomem[3][4] ), .QN(n46) )。 FD1 \fifomem_reg[2][4] ( .D(n115), .CP(wclk), .Q(\fifomem[2][4] ), .QN(n54) )。 FD1 \fifomem_reg[1][4] ( .D(n107), .CP(wclk), .Q(\fifomem[1][4] ), .QN(n62) )。 FD1 \fifomem_reg[0][4] ( .D(n99), .CP(wclk), .Q(\fifomem[0][4] ), .QN(n70) )。 FD2 \rbin_reg[0] ( .D(rbnext_r[0]), .CP(rclk), .CD(rrst_n), .Q(N5), .QN( n178) )。 FD2 \rbin_reg[2] ( .D(rgnext[2]), .CP(rclk), .CD(rrst_n), .Q(\rbin[2] ) )。 FD2 \r2_wptr_reg[2] ( .D(r1_wptr[2]), .CP(rclk), .CD(rrst_n), .QN(n38) )。b0。 wire [2:0] wptr。 output [8:0] rdata。完成后的約束文件如下：fifo constrains data authou johnnydesign entryread_verilog ../rtl/check_designcurrent_designset_max_area 1000set_min_area setup operating conditions ,wire load, clocks,resetcreate_clock period 10 waveform{0 5} [get_ports CLOCK]create_clock period 20 [get_ports wclk]create_clock period 10 [get_ports rclk]set_dont_touch_network [get_clocks wclk]set_dont_touch_network [get_clocks rclk]set_dont_touch_network [list CLOCK RESET_N]set_operating_conditions max WCIND min WCCOMset_wire_load_model name 10x10set_wire_load_mode enclosedset_clock_latency [get_clocks wclk]set_clock_latency [get_clocks rclk]set_clock_uncertainty setup hold [get_clocks wclk]set_clock_uncertainty setup hold [get_clocks rclk]useful mands report_port verbose report_clockreset_designlist_libsremove_design allremove_design designlist_fileslists all files in DC memorylist_designslist_licenseinput drivesset_driving_cell lib_cell AN2 [get_ports wdata]set_drive 0 [list RESET_N]output load set_load 5 [all_outputs]set input amp。join initial fork RD_CLOCK = 0。// assign statements (if any) FIFO i1 (// port map connection between master ports and signals/registers .EMPTY_P(EMPTY_P), .FULL_P(FULL_P), .IN(IN), .OUT(OUT), .RD_CLOCK(RD_CLOCK), .RINC(RINC), .RRESET_N(RRESET_N), .WINC(WINC), .WRESET_N(WRESET_N), .WR_CLOCK(WR_CLOCK))。reg RINC。 rbnext_r = rbnext。always(posedge rclk or negedge rrst_n)begin if(!rrst_n) empty_r = 139。 else {r2_wptr,r1_wptr} = {r1_wptr,wptr}。assign wbnext = !full ? (wbin + !winc) : wbin。!empty) rdata_r = fifomem[raddr]。wire [DEPTH:0] rgnext,rbnext,wgnext,wbnext。//reg [DEPTH:0] wptr。input rclk。parameter DEPTH = 2。為了生成空滿標(biāo)志，我們采用格雷碼來(lái)編寫。設(shè)計(jì)分析在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時(shí)間要求。設(shè)計(jì)基本原理從硬件的觀點(diǎn)來(lái)看，就是一塊數(shù)據(jù)內(nèi)存。設(shè)計(jì)數(shù)字電路異步FIFO.異步FIFO具有讀寫兩個(gè)時(shí)鐘，讀時(shí)鐘100MHz，寫時(shí)鐘50MHz。異步FIFO寫數(shù)據(jù)由testbench產(chǎn)生。FIFO控制器通過(guò)外部的讀寫信號(hào)控制這兩個(gè)指針移動(dòng)，并由此產(chǎn)生FIFO空信號(hào)或滿信號(hào)。圖2所示為異步時(shí)鐘和亞穩(wěn)態(tài)，圖中clka和clkb為異步時(shí) 鐘?？? 滿標(biāo)志產(chǎn)生的原則是：寫滿不溢出，讀空不多讀。反之，寫指針加1過(guò)程中等于讀指針，緩沖區(qū)滿，應(yīng)置滿標(biāo)志。//input [WIDTH:0] wdata。output [WIDTH:0] rdata。reg [DEPTH:0] w2_rptr。//reg [(DEPTH1):0] raddr_r。 else {w2_rptr,w1_rptr} = {w1_rptr,rptr}。always(posedge wclk or negedge wrst_n)begin if(!wrst_n) full_r = 139。 else {rbin,rptr} = {rbnext_r,rgnext_r}。end//assign full = full_r。編譯文件（testbench）如下所示。reg WRESET_N。 10 WRESET_N = 0。 200 RRESET_N = 1。同時(shí)也讓我積累了一些經(jīng)驗(yàn)，比如在設(shè)計(jì)之前還查找相關(guān)的資料，了解該方面設(shè)計(jì)目前的大體情況。 wire N5, N6, \fifomem[0][7] , \fifomem[0][6] , \fifomem[0][5] , \fifomem[0][4] , \fifomem[0][3] , \fifomem[0][2] , \fifomem[0][1] , \fifomem[0][0] , \fifomem[1][7] , \fifomem[1][6] , \fifomem[1][5] , \fifomem[1][4] , \fifomem[1][3] , \fifomem[1][2] , \fifomem[1][1] , \fifomem[1][0] , \fifomem[2][7] , \fifomem[2][6] , \fifomem[2][5] , \fifomem[2][4] , \fifomem[2][3] , \fifomem[2][2] , \fifomem[2][1] , \fifomem[2][0] , \fifomem[3][7] , \fifomem[3][6] , \fifomem[3][5] , \fifomem[3][4] , \fifomem[3][3] , \fifomem[3][2] , \fifomem[3][1] , \fifomem[3][0] , N14, N15, N16, N17, N18, N19, N20, N21, \w2_rptr[2] , full_val, \rbin[2] , empty_val, n10, n20, n23, n26, n29, n31, n32, n33, n34, n35, n36, n37, n38, n39, n40, n41, n42, n43, n44, n45, n46, n47, n48, n49, n50, n51, n52, n53, n54, n55, n56, n57, n58, n59, n60, n61, n62, n63, n64, n65, n66, n67, n68, n69, n70, n71, n72, n73, n74, n75, n76, n77, n78, n79, n80, n81, n82, n83, n84, n85, n86, n87, n88, n89, n96, n97, n98, n99, n100, n101, n102, n103, n104, n105, n106, n107, n108, n109, n110, n111, n112, n113, n114, n115, n116, n117, n118, n119, n120, n121, n122, n123, n124, n125, n126, n127, \dp_cluster_0/N34 , N32, \dp_c