【正文】 ut = 439。b0000。 439。h5 : out = 439。b0001。 439。h6 : out = 439。b0010。 439。h7 : out = 439。b0011。 439。h8 : out = 439。b0000。 439。h9 : out = 439。b0010。 439。ha : out = 439。b0100。 439。hb : out = 439。b0110。 439。hc : out = 439。b0000。 439。hd : out = 439。b0011。 439。he : out = 439。b0110。 439。hf : out = 439。b1001。 default : out=39。bx。 endcase end endmodule 例：查找表方式實現(xiàn) 2 2 乘法 casez語句： casez與 case語句語法結(jié)構(gòu)的執(zhí)行過程完全一樣。唯一不同的在于其狀況表示：當出現(xiàn) Z及？時，其狀況判定課當成不介意，亦出現(xiàn) z或？位時不做比較。 具有優(yōu)先權(quán)的 4—1的選擇器 module mux_casez(out,a,b,c,d,select)。 output out。 input a,b,c,d。 input[3:0] select。 reg out。 always @(select or a or b or c or d) begin casez(select) 439。b???1: out = a。 439。b??1?: out = b。 439。b?1??: out = c。 439。b1???: out = d。 endcase end endmodule ? casex語句： casex與 case語句語法結(jié)構(gòu)的執(zhí)行過程完全一樣。唯一不同的在于其狀況表示：當出現(xiàn) Z及？或 X時，其狀況判定課當成不介意，亦出現(xiàn) z或？或 z位時不做比較。 作業(yè) ? ? ? ? 循環(huán)語句只能用在 initial、 always塊中。VerilogHDL有四種循環(huán)語句： ? for ? foeever ? repeat ? while ? for語句 語句格式： for(表達式 1；表達式；表達式 3)語句； 說明： ? 表達式 1是初始條件表達式，表達式 2是循環(huán)終止條件，表達式 3是改變循環(huán)控制變量的賦值語句 ? 語句執(zhí)行過程 module voter7(pass,vote)。 output pass。 input[6:0] vote。 reg[2:0] sum。 integer i。 reg pass。 always @(vote) begin sum=0。 for(i=0。i=6。i=i+1) //for 語句 if(vote[i]) sum=sum+1。 else if(sum[2]) pass=1。 //若超過 4 人贊成，則pass=1 else pass=0。 end endmodule 【 例 】 用 for 語句描述的七人投票表決器 module mult_for (oute,a,b)。 parameter size=8。 input[size:1] a,b。 //兩個操作數(shù) output[2*size:1] oute。 //結(jié)果 reg[2*size:1] oute。 integer i。 always @(a or b) begin oute=0。 for(i=1。 i=size。 i=i+1) //for 語句 if(b[i]) oute=oute +(a (i1))。 end endmodule 【 例 】 用 for 語句實現(xiàn) 2 個 8 位數(shù)相乘 ? while語句 語句格式： while(條件表達式 )語句； ? 說明 :語句執(zhí)行過程先求解條件的值，如果值為真，執(zhí)行內(nèi)嵌的執(zhí)行語句，否則結(jié)束循環(huán)。 module loop2。 integer i。 initial begin i=0。 while(i4) //while 語句 begin $display (i=%h,i)。 i=i+1。 end end endmodule 【 例 】 用 while語句求 1加到 100的值，完成后打印結(jié)果。 module count(clk,data_out)。 input clk。 output [12:0]data_out。 reg [12:0]data_out。 integer j。 initial begin data_out=0。j=0。end always@(posedge clk) begin while(j=100) begin data_out=data_out+1。 j=j+1。 end $display(“the sum is %d,j= %d”data_out,j)。 end endmodule ? forever語句 語句格式： forever 語句； ? forever表示永久循環(huán)，無條件地無限次執(zhí)行其后的語句，相當于 while(1),直到遇到系統(tǒng)任務(wù) $finish或 $stop使其停止，也可以使用 disable退出循環(huán)。 ? forever不能寫在程序中，必須寫在 initial塊中 【 例 】 使用 forever語句產(chǎn)生一個周期為 10個時間單位的時鐘信號。 reg clock。 initial begin clock=0。 forever 5 clock=~clock。 end 4. repeat語句 語句格式： repeat(表達式 )語句； ? 說明： repeat語句執(zhí)行其表達式所確定的固定次數(shù)的循環(huán)操作，其表達式通常是常數(shù)，也可以是變量、信號。 【 例 】 用 repeat 實現(xiàn) 8 位二進制數(shù)的乘法 ? 5. wait語句 wait語句使程序代碼的操作流程暫停，直到語句中表示式變?yōu)檎妫艌?zhí)行 wait語句后區(qū)塊中語句或多個語句。語法格式如下： wait(表達式 ) 程序區(qū)塊 例： module wait_examp() … . always … .. begin … .. wait (flag==1) counter=counter+1。 end endmodule 上述 flag為真，仿真器才會執(zhí)行 counter=counter+1 函數(shù)的目的是通過返回一個值來響應(yīng)輸入信號的值。Verilog HDL模塊使用函數(shù)時是把它當作表達式中的操作符，這個操作的結(jié)果值就是這個函數(shù)的返回值。 ? 定義函數(shù)的語法 : function 返回值的類型或范圍 (函數(shù)名 )。 端口說明語句 變量類型說明語句 begin 語句 ........ end endfunction ? 注意 返回值的類型或范圍 這一項是可選項，如缺省則返回值為一位寄存器類型數(shù)據(jù)。下面用例子說明： function [7:0] getbyte。 input [15:0] address。 begin 說明語句 //從地址字中提取低字節(jié)的程序 getbyte = result_expression。 //把結(jié)果賦予函數(shù)的返回字節(jié) end endfunction ? 從函數(shù)返回的值 函數(shù)的定義蘊含聲明了與函數(shù)同名的、函數(shù)內(nèi)部的寄存器。如在函數(shù)的聲明語句中 返回值的類型或范圍 為缺省 ,則這個寄存器是一位的，否則是與函數(shù)定義中 返回值的類型或范圍 一致的寄存器。函數(shù)的定義把函數(shù)返回值所賦值寄存器的名稱初始化為與函數(shù)同名的內(nèi)部變量。下面的例子說明了這個概念： getbyte被賦予的值就是函數(shù)的返回值。 ? 函數(shù)的使用規(guī)則 與任務(wù)相比較函數(shù)的使用有較多的約束，下面給出的是函數(shù)的使用規(guī)則： ? 函數(shù)的定義不能包含有任何的時間控制語句，即任何用＃、 @、或 wait來標識的語句。 ? 函數(shù)不能啟動任務(wù)。 ? 定義函數(shù)時至少要有一個輸入?yún)⒘俊? ? 在函數(shù)的定義中必須有一條賦值語句給函數(shù)中的一個內(nèi)部變量賦以函數(shù)的結(jié)果值，該內(nèi)部變量具有和函數(shù)名相同的名字。 【 例 】 函數(shù) function[7:0] get0。 input[7:0] x。 reg[7:0] count。 integer i。 begin count=0。 for (i=0。i=7。i=i+1) if (x[i]=139。b0) count=count+1。 get0=count。 end endfunction 【 例 】 用函數(shù)和 case 語句描述的編碼器（不含優(yōu)先順序） module code_83(din,dout)。 input[7:0] din。 output[2:0] dout function[2:0] code。 //函數(shù)定義 input[7:0] din1。 //函數(shù)只有輸入，輸出為函數(shù)名本身 casex (din1) 839。b1xxx_xxxx : code = 339。h7。 839。b01xx_xxxx : code = 339。h6。 839。b001x_xxxx : code = 339。h5。 839。b0001_xxxx : code = 339。h4。 839。b0000_1xxx : code = 339。h3。 839。b0000_01xx : code = 339。h2。 839。b0000_001x : code = 339。h1。 839。b0000_000x : code = 339。h0。 default: code = 339。hx。 endcase endfunction assign dout = code(din) 。 //函數(shù)調(diào)用 endmodule 如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語句啟動任務(wù)。任務(wù)完成以后控制就傳回啟動過程。如任務(wù)內(nèi)部有定時控制，則啟動的時間可以與控制返回的時間不同。 任務(wù)可以啟動其它的任務(wù)，其它任務(wù)又可以啟動別的任務(wù)，可以啟動的任務(wù)數(shù)是沒有限制的。不管有多少任務(wù)啟動，只有當所有的啟動任務(wù)完成以后，控制才能返回 。 1) 任務(wù)的定義 定義任務(wù)的語法如下： task 任務(wù)名 。 端口及數(shù)據(jù)類型聲明語句 語句 1 語句 2 ..... 語句 n endtask 這些聲明語句的語法與模塊定義中的對應(yīng)聲明語句的語法是一致的。 2) 任務(wù)的調(diào)用及變量的傳遞 啟動任務(wù)并傳遞輸入輸出變量的聲明語句的語法如 下： 任務(wù)名 (端口 1，端口 2， ...，端口 n)。 【 例 】 任務(wù)舉例 module alutask(code,a,b,c)。 input[1:0] code。 input[3:0] a,b。 output[4:0] c。 reg[4:0] c。 task my_and。 //任務(wù)定義，注意無端口列表 input[3:0] a1,b1。 //a,b,out 名稱的作用域范圍為 task 任務(wù)內(nèi)部 outp