【正文】 b， sl）； or 2 u4（ out ， sela， selb）； endmodule 例中 not、 and、 or是 verilog內(nèi)建邏輯門器件 。 邏輯功能的門級結(jié)構(gòu)描述 a b sl selb sela nsl 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 簡單的 Verilog HDL 模塊 4 例 []： module trist1(out,in,enable)。 output out。 input in, enable。 mytri tri_inst(out,in,enable)。 endmodule module mytri(out,in,enable)。 output out。 reg out。 input in, enable。 always @( in or enable) if( enable ) out = in。 else out = 1’bz。 endmodule 子模塊。 通過這種結(jié)構(gòu)性模塊構(gòu)造可構(gòu)成大型模塊。 上層模塊 三態(tài)門邏輯功能的行為描述。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 Verilog HDL 簡單模塊小結(jié) 通過上面的例子可以看到 : ? Verilog HDL程序是由模塊構(gòu)成的 ， 模塊是可以進(jìn)行層次嵌套 。 ? 每個模塊要進(jìn)行端口定義 ,并說明輸入輸出口 ,然后對模塊的功能進(jìn)行邏輯描述 。 ? 邏輯描述方法有：門級結(jié)構(gòu)描述 、 數(shù)據(jù)流描述 、 行為描述 。 ? Verilog HDL程序的書寫格式自由 ,一行可以寫幾個語句 ,一個語句也可以分寫多行 。 ? 除了 endmodule語句外 ,每個語句和數(shù)據(jù)定義的最后必須有分號 。 ? 可以用 /*.....*/和 //...對 Verilog HDL程序的任何部分作注釋 。一個好的 ,有使用價值的源程序都應(yīng)當(dāng)加上必要的注釋 ,以增強(qiáng)程序的可讀性和可維護(hù)性 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 模塊的 結(jié)構(gòu) ? Verilog 的基本設(shè)計(jì)單元是 “ 模塊 ” (block)。 每個模塊包括五個主要部分：模塊定義 、 端口說明 、 數(shù)據(jù)聲明 、 電路功能描述和時序特性 。 module module_name (port_list)。 // 模塊定義 port declarations // 端口說明 data type declarations // 數(shù)據(jù)說明 circuit functionality // 電路功能描述 timing specifications // 時序特性（仿真） endmodule 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 模塊的組成要素 模塊定義 module（ port list） 時序特性 timig specifications 端口說明 Port declarations 輸入 input 雙向 inout 輸出 output 數(shù)據(jù)類型說明 Data type declarations 線網(wǎng)類型 參數(shù) parameter 寄存器類型 register 電路功能描述 Circuit functionality 子程序 subprograms 任務(wù) task 函數(shù) function 系統(tǒng)任務(wù)和函數(shù) System task amp。 function 編譯指令 Compiler directives 連續(xù)賦值 Continuous assignment 賦值語句 assign 過程塊 Procedural blocks 過程塊語句 initial block always block 模塊實(shí)例 instantiation 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 較完整的模塊例子 乘法累加器電路框圖： 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 乘法累加器 模塊 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 模塊 的仿真 測試 如何檢查模塊功能是否正確 ？ ?需要有測試激勵信號輸入到被測模塊 。 ?需要測試被測模塊的各種輸出信號 （ 功能仿真 ） 。 ?需要將功能和行為描述的 Verilog模塊轉(zhuǎn)換為門級電路互連的電路結(jié)構(gòu) （ 綜合 ） 。 ?需要對已經(jīng)轉(zhuǎn)換為門級電路結(jié)構(gòu)的邏輯進(jìn)行測試 （ 門級電路仿真 ） 。 ?需要對布局布線后的電路結(jié)構(gòu)進(jìn)行測試 。 （ 布局布線后仿真 ） 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 模塊 的仿真 測試平臺（ testbench) 被測模塊 激勵和控制信號 輸出響應(yīng)和驗(yàn)證 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 仿真 測試模塊 測試模塊常見的形式： module testbench。 // 測試平臺無輸入輸出端口 reg … 。 // 被測模塊輸入 /輸出變量類型定義 wire… 。 initial begin … 。 … 。 … 。 end … … //產(chǎn)生測試信號 always delay begin … 。 end … … Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) )。 //被測模塊的實(shí)例引用 initial begin … .。 … .。 … . end //記錄輸出和響應(yīng) endmodule 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 如何描述激勵信號 module testbench。 reg a, b, sel。 wire out。 //引用多路器實(shí)例 ， 作為被測模塊 mux2 m (out, a, b, sel)。 //加入激勵信號 ， 即產(chǎn)生輸入 a、 b、 sel initial begin a=0。 b=1。 sel=0。 10 b=0。 10 b=1。 sel=1。 10 a=1。 10 $stop。 end endmodule 語句間延時 仿真暫停系統(tǒng)任務(wù) a b sel 0 40 10 30 20 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 如何觀察被測模塊的信號 ? 在 initial 塊中 ， 用系統(tǒng)任務(wù) $time 和 $monitor觀察模塊響應(yīng) 。 ? $time 返回當(dāng)前的仿真時刻 。 ? $monitor只要在其變量列表中有某一個或某幾個變量值發(fā)生變化，便在仿真單位時間結(jié)束時顯示其變量列表中所有變量的值。 例： initial begin $monitor ($time, “ out=%b a=%b b=%b sel=%b”, out,a,b,sel)。 end 輸出： 0 out=0 a=0 b=1 sel=0 10 out=0 a=0 b=0 sel=0 20 out=1 a=0 b=1 sel=1 30 out=1 a=1 b=1 sel=1 40 out=1 a=1 b=1 sel=1 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 如何將被測模塊的信號記錄到數(shù)據(jù)庫中 ? 標(biāo)準(zhǔn)的用于存儲模塊信號的文件是 值變轉(zhuǎn)儲（ VCD） 文件 ,大多數(shù)的波形顯示工具都能讀取該格式文件。 ? 下面的 Verilog 代碼段可以代替測試文件中的系統(tǒng)任務(wù) $monitor，將信號存儲在 VCD文件中，便于波形觀測器使用。 initial begin $dumpfile(“”）； $dumpvars(0,testbench)。 end 存儲文件名 存儲所有變量 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計(jì) 概述 西安郵電學(xué)院 本講要點(diǎn) ?基本概念：數(shù)字系統(tǒng)的單元與層次、 ?基本邏輯門：功能、四值邏輯、慣性延時、路徑延時、等效負(fù)載、扇出、競爭與冒險。 ? D觸發(fā)器：功能、建立時間、保持時間、亞穩(wěn)態(tài)、消除亞穩(wěn)態(tài)方法。 ?可編程邏輯器件和內(nèi)嵌功能模塊概述 ?數(shù)字系統(tǒng)設(shè)計(jì)方法 ?FPGA設(shè)計(jì)流程 ?verilog概述