基于hdl實(shí)現(xiàn)的基本門電路設(shè)計(jì)-資料下載頁(yè)
2024-10-19 14:32本頁(yè)面
【正文】 描述方式 reg f。//關(guān)鍵字 reg表示一種暫存的數(shù)據(jù)類型，說(shuō)明輸出信號(hào) F，需要在always語(yǔ)句塊中得到賦值。 always @(a or b) //always過(guò)程語(yǔ)句 f=~(aamp。b)。 敏感信號(hào)表達(dá)式 四、標(biāo)識(shí)符 ? 標(biāo)識(shí)符用于表示電路系統(tǒng)中模塊、寄存器、輸入 /輸出端口、連線等物理對(duì)象名字。 ? 標(biāo)識(shí)符可以是任意一組字母、數(shù)字以及符號(hào) “ $”和下畫線 “ _”的組合，但必須是字母和下畫線開頭。 ? 標(biāo)識(shí)符是區(qū)分大小寫的。 如： reg_out,count,p0,f,F,ABC$, _M1_D1,8_data,*out, input, 哪些標(biāo)識(shí)符是合法的？ 課堂練習(xí) ? 用三種方法描述 2輸入的或非門電路的Verilog代碼 方法一：調(diào)用庫(kù)元件的結(jié)構(gòu)描述方式； 方法二：使用連續(xù)賦值語(yǔ)句 “ assign”的數(shù)據(jù)流描述方式； 方法三：使用 always過(guò)程塊行為描述方式。
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