53vhdl語言要素-資料下載頁
2025-09-21 10:01本頁面
【導讀】子程序或參數(shù)的名字。到“9”以及下劃線“_”組成。例：a%b_1、show-new-state等是非法標識符。*6、取名最好有實際意義。同類型才能相互傳遞。仍是位的數(shù)據(jù)類型。必須注明寬度，即數(shù)組中的元素的個數(shù)和排列。矢量或總線端口信號，布爾數(shù)據(jù)不是數(shù)值，只能用于邏輯操作或。要用RANGE子句為所定義整數(shù)限定范圍，位數(shù)，從而分配相應的硬件資源。在實際應用中，VHDL仿真器通常將。2E3十進制整數(shù)2*103=2020，E代表10的次。據(jù)必須加引號，如‘1?、‘0?、“101”。工業(yè)標準的邏輯類型，簡稱標準邏輯位。std_logic較完整地概括了數(shù)字系統(tǒng)中所有可能的。數(shù)據(jù)表現(xiàn)形式，其實際電路有更好的適應性。其中只有前4種的取值具有實際物理意義，其他。的所有可能取值情況而插入不希望的鎖存器，取值，2位有81種取值。
【正文】 即發(fā)生的。即變量將保持著當前值，直到被賦予新的值。 ? 下面的例子分別進一步表明了使用信號和變量的區(qū)別。 【 例 514】 使用信號的情況 LIBRARY ieee； USE ； ENTITY xor_sig IS PORT (a , b , c : IN std_logic。 x , y : OUT STD_LOGIC )。 END xor_sig。 ARCHITECTURE sig_arch OF xor_sig IS SIGNAL d : std_logic。 BEGIN sig : PROCESS(a , b , c) BEGIN d＜＝ a。 x＜＝ c XOR d。 d＜＝ b。 y＜＝ c XOR d。 END PROCESS。 END sig_arch。 ABCXY圖5 7 例5 13 的電路實現(xiàn)ignored !! overrides ?。? 執(zhí)行結果： x=c⊕ b,y=c⊕ b。 【 例 515】 使用變量的情況 ARCHITECTURE var_arch OF xor_var IS BEGIN PROCESS(a , b , c) VARIABLE d : std_logic。 BEGIN d : = a。 x＜＝ c XOR d。 d : = b。 y＜＝ c XOR d。 END PROCESS。 END var_arch。 ABCXY圖5 8 例5 1 4 的電路實現(xiàn)執(zhí)行結果： x=c⊕ a,y=c⊕ b VHDL的屬性 ? 屬性指的是關于實體、結構體、類型及信號的一些特性。 ? 有些屬性對綜合（設計）非常有用，如：數(shù)值類屬性、函數(shù)類以有范圍類屬性等等。 ? 其引用的一般形式均為：對象 ’ 屬性。 *1. 數(shù)值類屬性 數(shù)值類屬性返回數(shù)組、塊或一般數(shù)據(jù)有關的值。 常用的有： ’ left(左邊界 ), ?right（右邊界） , ?low（下邊界） , ?high（上邊界） , ?length（數(shù)組長度）等。 例： sdown: IN std_logic_vector(8 downto 0)。 sup: out std_logic_vector(0 to 8)。 這兩個信號的各屬性值如下： sdown?left=8； sdown?right=0； sdown?low=0； sdown?high=8； sdown?length=9； sup?left=0； sup?right=8； sup?low=0； sup?high=8； sup?length=9； 函數(shù)類屬性 ? 信號屬性函數(shù)屬于函數(shù)類屬性，用來返回有關信號行為功能的信息。 ? 函數(shù)：信號 ’ event 返回值為布爾型。如果信號值有變化稱發(fā)生事件，返回值為 TRUE ，否則為 False。 ? 時鐘邊沿表示： clk?event and clk=?1? 時鐘 clk的上升沿。 即時鐘變化了，且其值為 1（從 0變 1）。 clk?event and clk=?0? 時鐘 clk的下降沿。 即時鐘變化了，且其值為 0（從 1變 0）。 預定義的時鐘邊沿函數(shù)： ? rising_edge(clk) 時鐘 clk的上升沿 與 clk?event and clk=?1?等效； falling_edge(clk) 時鐘 clk的下降沿 與 clk?event and clk=?0? 等效。 ? rising_edge()和 falling_edge()是 VHDL在 IEEE庫中標準程序包 STD_LOGIC_1164內的預定義函數(shù)，這條語句只能用于標準邏輯位數(shù)據(jù)類型 STD_LOGIC的信號． *3. 范圍類屬性 ? ’RANGE 屬性，其生成一個限制性數(shù)據(jù)對象的范圍。 ? 如： SIGNAL data: std_logic_vector(15 DOWNTO 0)。 ? 則 data’RANGE=15 DOWNTO 0。 ? 注意： maxplusII不支持該屬性。
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