【正文】 資源庫與程序包 ? IEEE 庫 ? 擴展庫 ? 不屬于 VHDL標準本身 ? 需顯式說明 ? 所含程序包 ? std_logic_1164 ： 需顯式說明 ? std_logic_arith ： 需顯式說明 ? std_logic_signed ： 需顯式說明 ? std_logic_unsigned ： 需顯式說明 167。 1. VHDL語法入門 資源庫與程序包 std_logic_1164 ? std_ulogic type std_ulogic is( ’U’, Uninitialized，未初始化狀態(tài)，或狀態(tài)未建立（最強的狀態(tài)） ’ X’, Forcing Unknown，強未知 ’ 0’, Forcing 0，強 0 ’1’, Forcing 1，強 1 ’Z’, High Impedence，高阻（最弱的狀態(tài)） ’ W’, Weak Unknown，弱未知 ’ L’, Weak 0，弱 0 ’H’, Weak 1，弱 1 ’’)。 Don’t Care，無關狀態(tài)（可為以上的任何一種狀態(tài)） * 常用狀態(tài)： ’ 1’,’0’,’Z’ 167。 1. VHDL語法入門 資源庫與程序包 ?std_logic ? std_ulogic的決斷子類型 SUBTYPE std_logic IS resolved std_ulogic。 ? std_logic：可為多驅動源信號 CONSTANT resolution_table : stdlogic_table := ( | U X 0 1 Z W L H | | ( 39。U39。, 39。U39。, 39。U39。, 39。U39。, 39。U39。, 39。U39。, 39。U39。, 39。U39。, 39。U39。 ), | U | ( 39。U39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。 ), | X | ( 39。U39。, 39。X39。, 39。039。, 39。X39。, 39。039。, 39。039。, 39。039。, 39。039。, 39。X39。 ), | 0 | ( 39。U39。, 39。X39。, 39。X39。, 39。139。, 39。139。, 39。139。, 39。139。, 39。139。, 39。X39。 ), | 1 | ( 39。U39。, 39。X39。, 39。039。, 39。139。, 39。Z39。, 39。W39。, 39。L39。, 39。H39。, 39。X39。 ), | Z | ( 39。U39。, 39。X39。, 39。039。, 39。139。, 39。W39。, 39。W39。, 39。W39。, 39。W39。, 39。X39。 ), | W | ( 39。U39。, 39。X39。, 39。039。, 39。139。, 39。L39。, 39。W39。, 39。L39。, 39。W39。, 39。X39。 ), | L | ( 39。U39。, 39。X39。, 39。039。, 39。139。, 39。H39。, 39。W39。, 39。W39。, 39。H39。, 39。X39。 ), | H | ( 39。U39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。, 39。X39。 ) | | )。 167。 1. VHDL語法入門 資源庫與程序包 FUNCTION resolved ( s : std_ulogic_vector ) RETURN std_ulogic IS VARIABLE result : std_ulogic := 39。Z39。 weakest state default BEGIN the test for a single driver is essential otherwise the loop would return 39。X39。 for a single driver of 39。39。 and that would conflict with the value of a single driver unresolved signal. IF (s39。LENGTH = 1) THEN RETURN s(s39。LOW)。 ELSE FOR i IN s39。RANGE LOOP result := resolution_table(result, s(i))。 END LOOP。 END IF。 RETURN result。 END resolved。 167。 1. VHDL語法入門 資源庫與程序包 ? std_logic_vector：一維數(shù)組 TYPE std_logic_vector IS ARRAY ( NATURAL RANGE ) OF std_logic。 ? 常用轉換函數(shù) To_bit()。 std_ulogic,std_logic。 To_bitvector()。 std_ulogic_vector, std_logic_vector。 To_stdulogic()。 bit。 To_stdulogicvector()。 bit_vector, std_logic_vector。 To_stdlogicvector()。 bit_vector, std_ulogic_vector。 167。 1. VHDL語法入門 資源庫與程序包 ? WORK庫： 當前工作庫 ? 自定義庫： 取決于具體的 VHDL編譯系統(tǒng) 167。 1. VHDL語法入門 資源庫與程序包 ? Library/Use說明語句 ? Library 語句 ? 例： ? Library IEEE， My_lib； ? 隱含說明： ? library std。 ? library work。 167。 1. VHDL語法入門 資源庫與程序包 ? Use語句 ? 例： ? Use 。 ? Use 。 ? Use 。 ? 隱含說明： ? use 。 167。 1. VHDL語法入門 資源庫與程序包 ? VHDL設計中的常用組合 : Library ieee。 Use 。 Use 。 Use 。 （ 或 Use 。 ) Use 。