【正文】 編譯成標(biāo)準(zhǔn)的 VHDL 文件。對(duì)于大型設(shè)計(jì)，還要進(jìn)行代碼級(jí)的功能仿 真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷?duì)于大型設(shè)計(jì)，綜合、適配要 花費(fèi)數(shù)小時(shí)，在綜合前 對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間，一般情況下，可略去這一仿真步驟。第四步：利用綜合器對(duì) VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級(jí)描述的網(wǎng)表文件 ,這是將高層次 描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 綜合優(yōu)化是針對(duì) ASIC 芯片供應(yīng)商的某一產(chǎn)品系統(tǒng)劃分 VHDL 代碼或圖形方式輸入 編譯器 代碼級(jí)功能仿真 綜合器 適配前時(shí)序仿真 適配器 廠家綜合庫(kù) 適配后仿真模型 器件編程文件 適配報(bào)告 CPLD/FPGA 實(shí)現(xiàn) 適配后時(shí)序仿真 A81 實(shí)現(xiàn) 計(jì)算機(jī)與信息工程學(xué)院畢業(yè)論文 19 系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的 廠家綜合庫(kù)支持下才能完成。綜合后，可利用產(chǎn)生的網(wǎng)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不 涉及具體器件的硬件特性，較為粗略。一般設(shè)計(jì)，這一仿真步驟也可略去。第五步：利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目 標(biāo)器件進(jìn)行邏輯映射操作，包括底 層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果： ① 適配報(bào)告，包 括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等； ② 適配后的仿真模型； ③ 器件編程文件。 根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延 特性），所以仿真結(jié)果能比較精確地預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就 需要修改 VHDL 源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求。第六步：將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目 標(biāo)芯片 FPGA 或 CPLD 中。 如果是大批量產(chǎn)品開(kāi)發(fā)，通過(guò)更換相應(yīng)的廠家綜合庫(kù)，可以很容易轉(zhuǎn)由 ASIC 形式實(shí)現(xiàn)。 EDA 的優(yōu)點(diǎn) 與傳統(tǒng)的數(shù)字電路設(shè)計(jì)平臺(tái)相比，具有明顯的優(yōu)勢(shì)。 （ 1）支持在線編程（ InSystem Programming， ISP）： MAX7000S 系列 CPLD 通過(guò)嵌入 IEEE (JTAG)接口支持 5V 在線系統(tǒng)配置編程方式。對(duì)于本系統(tǒng)而 言，通過(guò)該項(xiàng)技術(shù)可以隨時(shí)對(duì) CPLD 重新編寫(xiě)來(lái)產(chǎn)生不同的時(shí)序，從而滿足各種 設(shè)計(jì)需要。 （ 2）極小的時(shí)鐘延遲： MAX7000S 系列 高速 CPLD 的最小時(shí)鐘延遲可低至 ，而本系統(tǒng)所采用的 EPM7128SLC84 的延遲也只有 5ns，這對(duì)于對(duì)時(shí)序邏輯 關(guān)系有較高要求的線陣 CCD 驅(qū)動(dòng)時(shí)序設(shè)計(jì)來(lái)說(shuō)是非常重要的。 （ 3）使用標(biāo)準(zhǔn)硬件描述語(yǔ)言： MAX7000S 系列 CPLD 使用 VHDL 作為編程 語(yǔ)言。 VHDL 是 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言之一，受到 Altera、 Xilinx 等眾 多 EDA 公司的青睞。在電子工程領(lǐng)域， VHDL 已經(jīng)成為通用的硬件描述語(yǔ)言， 可用于大多數(shù) CPLD 器件，這使得其具有較好的兼容性與可移植性。 （ 4）使用簡(jiǎn)單：使用 CPLD 所需的預(yù)備知識(shí)并不多，初學(xué)者只要具有基本 的數(shù)字電路知識(shí)和編程思想，就可以在短期內(nèi)掌握最基本的開(kāi)發(fā)方法和設(shè)計(jì)技 巧。 所謂硬件描述語(yǔ)言（ Hardware Description Language， HDL），就是該語(yǔ)言能 夠描述電路的功能、信號(hào)連接關(guān)系以及時(shí)序關(guān)系。在 1987 年底， IEEE 將美國(guó)國(guó) 防部開(kāi)發(fā)的 VHDL 語(yǔ)言確定為標(biāo)準(zhǔn)硬件描述語(yǔ)言。在 1993 年， IEEE 對(duì) VHDL 作者：陸?。?06 級(jí)電子信息科學(xué)與技術(shù)專業(yè)） 20 做了修訂，公布了新版本的 VHDL（即 IEEE10761993）。此后， VHDL 在電子 工程 領(lǐng)域得到了廣泛的應(yīng)用，成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL 語(yǔ)言有以 下特點(diǎn)： （ 1）功能強(qiáng)大： VHDL 支持行為描述、結(jié)構(gòu)描述和混合描述，能夠滿足各 種復(fù)雜數(shù)字電路設(shè)計(jì)需求，同時(shí)還支持模擬仿真，可以通過(guò)軟件驗(yàn)證設(shè)計(jì)的正確 性。 （ 2）通用性好： VHDL 語(yǔ)言是工業(yè)標(biāo)準(zhǔn)，凡大型 EDA 軟件都支持 VHDL 語(yǔ)言的設(shè)計(jì)環(huán)境，因此用 VHDL 編程的設(shè)計(jì)文件可通用于各種不同的設(shè)計(jì)工具。 （ 3）重復(fù)使用性好： VHDL 語(yǔ)言的描述與具體生產(chǎn)工藝無(wú)關(guān)，變換不同的 工作庫(kù)便可適應(yīng)不同的生產(chǎn)工藝。 （ 4）可讀性好： VHDL 語(yǔ)言使用一種高級(jí)語(yǔ)言描述電子實(shí)體，集設(shè)計(jì)與說(shuō) 明于一體，容易理解。 計(jì)算機(jī)與信息工程學(xué)院畢業(yè)論文 21 第 4 章 舉例說(shuō)明 —— 60 進(jìn)制計(jì)數(shù)器 本章主要是通過(guò)對(duì) 60 進(jìn)制計(jì)數(shù)器電路的設(shè)計(jì)詳細(xì)介紹來(lái)說(shuō)明 EDA 與傳統(tǒng)電子設(shè)計(jì)好處。 在市場(chǎng)上的計(jì)數(shù)器，多以 74 系列，常用的有 74160， 74161 等?？梢杂枚嗥傻男酒M合成一個(gè) 60 進(jìn)制的計(jì)數(shù)模塊。通過(guò)計(jì)算可知需要兩片 74161，一片 7403（與非門(mén)）一片 7404（非門(mén)）。如下圖所示 ，為 60 進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。 若以傳統(tǒng)的方法來(lái)設(shè)計(jì)，需要用一塊萬(wàn)能板將芯片固定，在布 線的時(shí)候用線將各個(gè)引腳連起來(lái)。如果出現(xiàn)錯(cuò)誤， 還要進(jìn)行仔細(xì)的檢查，并且還 不容易檢查 出來(lái)， 既便檢查出來(lái)了，也得將原來(lái)的設(shè)計(jì)拆掉再次焊接測(cè)試， 再檢查，如此反反復(fù)復(fù)的進(jìn)行，這樣就增 長(zhǎng) 了設(shè)計(jì)的時(shí)間周期。還很有可能把板上的器件搞壞。 這樣 既花費(fèi)了大量的時(shí)間，也耗費(fèi)了大量的勞動(dòng)力，還更消費(fèi)了很多的錢(qián)。 若以 Quartus2 軟件來(lái)設(shè)計(jì)， 只需 在完成設(shè)計(jì)描述后 用 Verilog HDL 來(lái)編寫(xiě) 代碼 六十進(jìn)制計(jì)數(shù)器的代碼 （見(jiàn)符錄） ，通過(guò)編譯器進(jìn)行排錯(cuò)編譯。 若出現(xiàn)錯(cuò)誤，只須 在計(jì)算機(jī)上 檢查代碼是否有誤，或邏輯關(guān)系是否正確。 這一步 相對(duì)于傳統(tǒng)設(shè) 計(jì)來(lái)說(shuō)其信號(hào)位數(shù)容易改變，可以很容易地對(duì)它進(jìn)行修改，來(lái)適應(yīng)不同規(guī)模的的應(yīng)用。并且這些設(shè)計(jì)只是在電腦上進(jìn)行，如果調(diào)試不可以，只需要在電腦上進(jìn)行改動(dòng)。 這樣就可以不 用在板上 進(jìn)行測(cè)試不對(duì)又拆而造成器件損壞的浪費(fèi)， 在經(jīng)濟(jì)上可以節(jié)省一筆開(kāi)支， 從作品設(shè)計(jì)的設(shè)計(jì)周期上來(lái)看：傳統(tǒng)的設(shè)計(jì)方法是，將 7404 和 7403 蕊片 、 門(mén)電路等焊上板以后，還要進(jìn)行布局布線，等這些煩瑣的工作完成之后，才進(jìn)行功能測(cè)試，驗(yàn)證作者：陸健（ 06 級(jí)電子信息科學(xué)與技術(shù)專業(yè)） 22 電路的設(shè)計(jì)合理性，如果達(dá)不到要求，又要從重新布局布線，而采用 EDA 只需在電腦上利用 Quartus II 軟件中布局布 線包進(jìn)行分析布局布線結(jié)果， 優(yōu)化布局布線。 這樣的優(yōu)化時(shí)間快，效率高。容易更改。 在功能測(cè)試方面：傳統(tǒng)的方法是在電路板上進(jìn)行測(cè)試，而 EDA 的方法是用 Quartus II 的仿真工具進(jìn)行功能仿真和時(shí)序仿真， 能 驗(yàn)證到的電路功能符合 60 進(jìn)制計(jì)數(shù)器的計(jì)數(shù) 要求 ，也能較好的反映六十進(jìn)制的計(jì)數(shù)功能。只要把這些工作做好了，就可以把 適配器產(chǎn)生的文件下載到目標(biāo)芯片中。 采用 EDA 軟件的優(yōu)點(diǎn)是其與工藝的無(wú)關(guān)性。這使得工程師在功能設(shè)計(jì)、邏輯驗(yàn)證階段，可以不必過(guò)多考慮門(mén)級(jí)邏輯實(shí)現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約 束條件，即可設(shè)計(jì)出實(shí)際電路。 綜上所述，采用 EDA 的設(shè)計(jì)方法與傳統(tǒng)的方法相比，縮短了計(jì)數(shù)器的設(shè)計(jì)的周期，節(jié)省了一定的經(jīng)濟(jì)，還減少了在測(cè)試以及設(shè)計(jì)當(dāng)中所要消耗的人力，這樣就減少了六十進(jìn)制計(jì)數(shù)器的生產(chǎn)成本。 EDA 技術(shù)極大地提高了電路的設(shè)計(jì)效率和可靠性 ,減輕了設(shè)計(jì)的勞動(dòng)強(qiáng)度。 總之： EDA 與傳統(tǒng)電子設(shè)計(jì)的相比較具有以下 6 個(gè)優(yōu)點(diǎn)； 1． 先進(jìn)的設(shè)計(jì)理念和設(shè)計(jì)流程 。 2． 設(shè)計(jì)輸入方式 改進(jìn) 。 3． 電路系統(tǒng)硬件構(gòu)成更加靈活 。 4． 設(shè)計(jì)可重復(fù)利用 。 5． EDA 技術(shù)使擁有自主知識(shí)產(chǎn)權(quán)成為可能 。 6． 縮短了設(shè)計(jì)周期 。 計(jì)算機(jī)與信息工程學(xué)院畢業(yè)論文 23 致謝 時(shí)光匆匆如流水 ，轉(zhuǎn)眼便是大學(xué)畢業(yè)時(shí)節(jié)，春夢(mèng)秋云，聚散真容易。離校日期已日趨臨近，畢業(yè)論文的的完成也隨之進(jìn)入了尾聲。從開(kāi)始進(jìn)入課題到論文的順利完成，一直都離不開(kāi)老師、同學(xué)、朋友給我熱情的幫助，在這里請(qǐng)接受我誠(chéng)摯的謝意 ! 說(shuō)心里話，在最初看到本論文的題目時(shí)，真不知道怎么寫(xiě)，主要是不知道從哪里入手，也不知道要看些哪方面的書(shū)，都是在楊老師有耐心的指導(dǎo)下和介紹下，去逐步了解楊老師介紹相關(guān)的文獻(xiàn)和資料，慢慢的才有些頭緒。 本論文是在我的指導(dǎo)楊老師的親切關(guān)懷與細(xì)心指導(dǎo)下完成的。從課題的選擇到論文的最終完 成，楊老師始終都給予了細(xì)心的指導(dǎo)和不懈的支持，并且在耐心指導(dǎo)論文之余，值得一提的是，楊老師宅心仁厚，閑靜少言，不慕榮利，對(duì)學(xué)生認(rèn)真負(fù)責(zé)，在他的身上，我們可以感受到一個(gè)學(xué)者的嚴(yán)謹(jǐn)和務(wù)實(shí)，這些都讓我們獲益菲淺，并且將終生受用無(wú)窮。畢竟“經(jīng)師易得，人師難求”，希望借此機(jī)會(huì)向楊老師表示最衷心的感謝！ 此外，本文最終得以順利完成，也是與學(xué)院其他老師的幫助分不開(kāi)的，雖然他們沒(méi)有直接參與我的論文指導(dǎo)，但在開(kāi)題時(shí)也給我提供了不少的意見(jiàn)，提出了一系列可行性的建議，在此向他們表示深深的感謝！ 作者：陸?。?06 級(jí)電子信息科學(xué)與技術(shù)專業(yè)） 24 參考文獻(xiàn) [1]安 鋼 .電子電路的設(shè)計(jì)方法 .濰坊高等?？茖W(xué)校成教處 [J], 濰坊 ,261041 [2]陳 潔 ,龐壽全 ,呂集爾 ,陳宇寧 ,成曉梅 .EDA 軟件在電路設(shè)計(jì)中的應(yīng)用 .廣西玉林師范學(xué)院 [3]張嶸 .淺談電子電路的學(xué)習(xí)方法 .烏魯木齊成人教育學(xué)院 [4]邱軍興 ,郭東道 .EDA 技術(shù)在電路設(shè)計(jì)中的地位和作用 .西安文理學(xué)院機(jī)械電子工程系 [5]趙青梅 , 張愛(ài)玲開(kāi)辟了電子工程設(shè)計(jì)新時(shí)代的 EDA 技 術(shù) .內(nèi)蒙古科技大學(xué) [6]方 維 .將 EDA 技術(shù)引入計(jì)算機(jī)硬件基礎(chǔ)課的探討 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