【正文】 編譯成標準的 VHDL 文件。對于大型設計，還要進行代碼級的功能仿 真，主要是檢驗系統(tǒng)功能設計的正確性，因為對于大型設計，綜合、適配要 花費數(shù)小時，在綜合前 對源代碼仿真，就可以大大減少設計重復的次數(shù)和時間，一般情況下，可略去這一仿真步驟。第四步：利用綜合器對 VHDL 源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件 ,這是將高層次 描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 綜合優(yōu)化是針對 ASIC 芯片供應商的某一產(chǎn)品系統(tǒng)劃分 VHDL 代碼或圖形方式輸入 編譯器 代碼級功能仿真 綜合器 適配前時序仿真 適配器 廠家綜合庫 適配后仿真模型 器件編程文件 適配報告 CPLD/FPGA 實現(xiàn) 適配后時序仿真 A81 實現(xiàn) 計算機與信息工程學院畢業(yè)論文 19 系列進行的，所以綜合的過程要在相應的 廠家綜合庫支持下才能完成。綜合后，可利用產(chǎn)生的網(wǎng)表文件進行適配前的時序仿真，仿真過程不 涉及具體器件的硬件特性，較為粗略。一般設計，這一仿真步驟也可略去。第五步：利用適配器將綜合后的網(wǎng)表文件針對某一具體的目 標器件進行邏輯映射操作，包括底 層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。適配完成后，產(chǎn)生多項設計結(jié)果： ① 適配報告，包 括芯片內(nèi)部資源利用情況，設計的布爾方程描述情況等； ② 適配后的仿真模型； ③ 器件編程文件。 根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延 特性），所以仿真結(jié)果能比較精確地預期未來芯片的實際性能。如果仿真結(jié)果達不到設計要求，就 需要修改 VHDL 源代碼或選擇不同速度品質(zhì)的器件，直至滿足設計要求。第六步：將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目 標芯片 FPGA 或 CPLD 中。 如果是大批量產(chǎn)品開發(fā)，通過更換相應的廠家綜合庫，可以很容易轉(zhuǎn)由 ASIC 形式實現(xiàn)。 EDA 的優(yōu)點 與傳統(tǒng)的數(shù)字電路設計平臺相比，具有明顯的優(yōu)勢。 （ 1）支持在線編程（ InSystem Programming， ISP）： MAX7000S 系列 CPLD 通過嵌入 IEEE (JTAG)接口支持 5V 在線系統(tǒng)配置編程方式。對于本系統(tǒng)而 言，通過該項技術(shù)可以隨時對 CPLD 重新編寫來產(chǎn)生不同的時序，從而滿足各種 設計需要。 （ 2）極小的時鐘延遲： MAX7000S 系列 高速 CPLD 的最小時鐘延遲可低至 ，而本系統(tǒng)所采用的 EPM7128SLC84 的延遲也只有 5ns，這對于對時序邏輯 關(guān)系有較高要求的線陣 CCD 驅(qū)動時序設計來說是非常重要的。 （ 3）使用標準硬件描述語言： MAX7000S 系列 CPLD 使用 VHDL 作為編程 語言。 VHDL 是 IEEE 的工業(yè)標準硬件描述語言之一，受到 Altera、 Xilinx 等眾 多 EDA 公司的青睞。在電子工程領(lǐng)域， VHDL 已經(jīng)成為通用的硬件描述語言， 可用于大多數(shù) CPLD 器件，這使得其具有較好的兼容性與可移植性。 （ 4）使用簡單：使用 CPLD 所需的預備知識并不多，初學者只要具有基本 的數(shù)字電路知識和編程思想，就可以在短期內(nèi)掌握最基本的開發(fā)方法和設計技 巧。 所謂硬件描述語言（ Hardware Description Language， HDL），就是該語言能 夠描述電路的功能、信號連接關(guān)系以及時序關(guān)系。在 1987 年底， IEEE 將美國國 防部開發(fā)的 VHDL 語言確定為標準硬件描述語言。在 1993 年， IEEE 對 VHDL 作者：陸健（ 06 級電子信息科學與技術(shù)專業(yè)） 20 做了修訂，公布了新版本的 VHDL（即 IEEE10761993）。此后， VHDL 在電子 工程 領(lǐng)域得到了廣泛的應用，成為事實上的通用硬件描述語言。 VHDL 語言有以 下特點： （ 1）功能強大： VHDL 支持行為描述、結(jié)構(gòu)描述和混合描述，能夠滿足各 種復雜數(shù)字電路設計需求，同時還支持模擬仿真，可以通過軟件驗證設計的正確 性。 （ 2）通用性好： VHDL 語言是工業(yè)標準，凡大型 EDA 軟件都支持 VHDL 語言的設計環(huán)境，因此用 VHDL 編程的設計文件可通用于各種不同的設計工具。 （ 3）重復使用性好： VHDL 語言的描述與具體生產(chǎn)工藝無關(guān)，變換不同的 工作庫便可適應不同的生產(chǎn)工藝。 （ 4）可讀性好： VHDL 語言使用一種高級語言描述電子實體，集設計與說 明于一體，容易理解。 計算機與信息工程學院畢業(yè)論文 21 第 4 章 舉例說明 —— 60 進制計數(shù)器 本章主要是通過對 60 進制計數(shù)器電路的設計詳細介紹來說明 EDA 與傳統(tǒng)電子設計好處。 在市場上的計數(shù)器，多以 74 系列，常用的有 74160， 74161 等。可以用多片集成的芯片組合成一個 60 進制的計數(shù)模塊。通過計算可知需要兩片 74161，一片 7403（與非門）一片 7404（非門）。如下圖所示 ，為 60 進制計數(shù)器的設計。 若以傳統(tǒng)的方法來設計，需要用一塊萬能板將芯片固定，在布 線的時候用線將各個引腳連起來。如果出現(xiàn)錯誤， 還要進行仔細的檢查，并且還 不容易檢查 出來， 既便檢查出來了，也得將原來的設計拆掉再次焊接測試， 再檢查，如此反反復復的進行，這樣就增 長 了設計的時間周期。還很有可能把板上的器件搞壞。 這樣 既花費了大量的時間，也耗費了大量的勞動力，還更消費了很多的錢。 若以 Quartus2 軟件來設計， 只需 在完成設計描述后 用 Verilog HDL 來編寫 代碼 六十進制計數(shù)器的代碼 （見符錄） ，通過編譯器進行排錯編譯。 若出現(xiàn)錯誤，只須 在計算機上 檢查代碼是否有誤，或邏輯關(guān)系是否正確。 這一步 相對于傳統(tǒng)設 計來說其信號位數(shù)容易改變，可以很容易地對它進行修改，來適應不同規(guī)模的的應用。并且這些設計只是在電腦上進行，如果調(diào)試不可以，只需要在電腦上進行改動。 這樣就可以不 用在板上 進行測試不對又拆而造成器件損壞的浪費， 在經(jīng)濟上可以節(jié)省一筆開支， 從作品設計的設計周期上來看：傳統(tǒng)的設計方法是，將 7404 和 7403 蕊片 、 門電路等焊上板以后，還要進行布局布線，等這些煩瑣的工作完成之后，才進行功能測試，驗證作者：陸?。?06 級電子信息科學與技術(shù)專業(yè)） 22 電路的設計合理性，如果達不到要求，又要從重新布局布線，而采用 EDA 只需在電腦上利用 Quartus II 軟件中布局布 線包進行分析布局布線結(jié)果， 優(yōu)化布局布線。 這樣的優(yōu)化時間快，效率高。容易更改。 在功能測試方面：傳統(tǒng)的方法是在電路板上進行測試，而 EDA 的方法是用 Quartus II 的仿真工具進行功能仿真和時序仿真， 能 驗證到的電路功能符合 60 進制計數(shù)器的計數(shù) 要求 ，也能較好的反映六十進制的計數(shù)功能。只要把這些工作做好了，就可以把 適配器產(chǎn)生的文件下載到目標芯片中。 采用 EDA 軟件的優(yōu)點是其與工藝的無關(guān)性。這使得工程師在功能設計、邏輯驗證階段，可以不必過多考慮門級邏輯實現(xiàn)的具體細節(jié)，只需要利用系統(tǒng)設計時對芯片的要求，施加不同的約 束條件，即可設計出實際電路。 綜上所述，采用 EDA 的設計方法與傳統(tǒng)的方法相比，縮短了計數(shù)器的設計的周期，節(jié)省了一定的經(jīng)濟，還減少了在測試以及設計當中所要消耗的人力，這樣就減少了六十進制計數(shù)器的生產(chǎn)成本。 EDA 技術(shù)極大地提高了電路的設計效率和可靠性 ,減輕了設計的勞動強度。 總之： EDA 與傳統(tǒng)電子設計的相比較具有以下 6 個優(yōu)點； 1． 先進的設計理念和設計流程 。 2． 設計輸入方式 改進 。 3． 電路系統(tǒng)硬件構(gòu)成更加靈活 。 4． 設計可重復利用 。 5． EDA 技術(shù)使擁有自主知識產(chǎn)權(quán)成為可能 。 6． 縮短了設計周期 。 計算機與信息工程學院畢業(yè)論文 23 致謝 時光匆匆如流水 ，轉(zhuǎn)眼便是大學畢業(yè)時節(jié)，春夢秋云，聚散真容易。離校日期已日趨臨近，畢業(yè)論文的的完成也隨之進入了尾聲。從開始進入課題到論文的順利完成，一直都離不開老師、同學、朋友給我熱情的幫助，在這里請接受我誠摯的謝意 ! 說心里話，在最初看到本論文的題目時，真不知道怎么寫，主要是不知道從哪里入手，也不知道要看些哪方面的書，都是在楊老師有耐心的指導下和介紹下，去逐步了解楊老師介紹相關(guān)的文獻和資料，慢慢的才有些頭緒。 本論文是在我的指導楊老師的親切關(guān)懷與細心指導下完成的。從課題的選擇到論文的最終完 成，楊老師始終都給予了細心的指導和不懈的支持，并且在耐心指導論文之余，值得一提的是，楊老師宅心仁厚，閑靜少言，不慕榮利，對學生認真負責，在他的身上，我們可以感受到一個學者的嚴謹和務實，這些都讓我們獲益菲淺，并且將終生受用無窮。畢竟“經(jīng)師易得，人師難求”，希望借此機會向楊老師表示最衷心的感謝！ 此外，本文最終得以順利完成，也是與學院其他老師的幫助分不開的，雖然他們沒有直接參與我的論文指導，但在開題時也給我提供了不少的意見，提出了一系列可行性的建議，在此向他們表示深深的感謝！ 作者：陸?。?06 級電子信息科學與技術(shù)專業(yè)） 24 參考文獻 [1]安 鋼 .電子電路的設計方法 .濰坊高等?？茖W校成教處 [J], 濰坊 ,261041 [2]陳 潔 ,龐壽全 ,呂集爾 ,陳宇寧 ,成曉梅 .EDA 軟件在電路設計中的應用 .廣西玉林師范學院 [3]張嶸 .淺談電子電路的學習方法 .烏魯木齊成人教育學院 [4]邱軍興 ,郭東道 .EDA 技術(shù)在電路設計中的地位和作用 .西安文理學院機械電子工程系 [5]趙青梅 , 張愛玲開辟了電子工程設計新時代的 EDA 技 術(shù) .內(nèi)蒙古科技大學 [6]方 維 .將 EDA 技術(shù)引入計算機硬件基礎(chǔ)課的探討 .北京郵電大學 計算機學院，北京 100876 [7]于惠慧 .基于 EDA 的頻率測量和相位比較電路的設計 .秦皇島電力公司河北 [8]談敏 .基于 的全橋逆變電源計算機仿真分析 ..江南大學通信與控制工程學院 , 江蘇 [9]唐龍 .EDA 與傳統(tǒng)電子設計方法的比較 . 常州信息職業(yè)技術(shù)學院電子與電氣工程學院 . 江蘇常州 21316 [10]張軍峰，王占領(lǐng) . 基于 EDA 技術(shù)的 FPGA 設計 . 陜西理工學院機電工程系