【正文】 or posedge shift_bclk) case(state) S_IDLE:if(shift_strobe)begin nextstate=S_HEAD。 1t=0。 t=1。 end S_HEAD: begin t=t+1。 if(t1)nextstate=S_BODY。 end S_BODY: begin t=t+1。 if(t13)nextstate=S_TAIL。 end S_TAIL:nextstate=S_IDLE。 default:nextstate=S_IDLE。 endcase always@(state or rst_n or t) if(!rst_n)packet_raw_data=939。b0000_0000_0。 else if(state==S_TAIL) begin if(1t=THRESHOLD_ONE)begin packet_raw_data=packet_raw_data1。 packet_raw_data[0]=1。 end else begin packet_raw_data=packet_raw_data1。 packet_raw_data[0]=0。 end end else if(state==S_BODY) 1t=1t+rxd。 endmodule 測試程序的核心邏輯設(shè)計`timescale 10ns / 1ns`include `include `include module tb_uart_rx_detector。 reg high_freq_clk 。 reg clk 。 reg rst_n 。 // controlled signal reg enable_n 。 // controlled signal wire shift_strobe, shift_bclk, data_end 。 wire data_end_negedge 。 // a narrow pulse by detecting // data_end39。s negative edge wire uut_rst_n 。 reg rxd 。 // generated input signal wire [8:0] packet_raw_data 。 // observed signal integer i , j 。 parameter [0:43] DATA_FRAMES = {1139。b0_11111111_1_1, // START_DATA_PARITY_STOP 1139。b0_10001100_0_1, 1139。b0_11001110_0_1, 1139。b0_11110000_1_1}。 reg one_shot 。 // just for testing as a switch to enable an oneframe receiving always begin high_freq_clk = 1。 25 high_freq_clk = 0。 25。 end // T_hfc = , f_hfc = 2MHz, duty cycle q = 50% always begin clk = 1。 125 clk = 0。 500。 end // T= , f=160kHz, duty cycle q=20% // therefore, the data rate is 10kbit/s, // T_bit_of_data = 100us = 10000 time unit initial begin one_shot = 0 。 j = 0 。 rst_n = 1 。 enable_n = 1 。 1000 rst_n = 0 。 9000 rst_n = 1 。 one_shot = 1 。 110000。 // 10000~(11*10000) receive 1frame one_shot = 0 。 10000。 one_shot = 1 。 110000。 // 10000~(11*10000) receive 1frame 10000。 $stop。 end always @(posedge one_shot) begin for ( i = 0。 i 10 。 i = i + 1 ) begin rxd = DATA_FRAMES [ ( j*11 + i ) % 44 ] 。 10000 。 end j = j + 1 。 end always @(posedge one_shot) begin 10010。 enable_n = 0 。 100010。 enable_n = 1 。 end uart_rx_timer timer ( .bclk( clk ), .rst_n( rst_n ), .enable_n( enable_n ), .shift_strobe( shift_strobe ), .shift_bclk( shift_bclk ), .data_end( data_end ) )。 negedge_detector data_end_negedge_detector( .clock( high_freq_clk ), .wide_pulse_n( data_end ), .narrow_pulse_n( data_end_negedge ))。 and gate_1 ( uut_rst_n, data_end_negedge, rst_n )。 uart_rx_detector uut ( .rst_n(uut_rst_n), .rxd(rxd), .shift_strobe(shift_strobe), .shift_bclk(shift_bclk), .packet_raw_data(packet_raw_data) )。 endmodule 仿真實驗關(guān)鍵結(jié)果及其解釋波形圖如圖9所示。圖中有兩次完整的并行輸出過程。舍棄前后共5次取樣后，對中間的11次取樣求和即可得知輸入為1的次數(shù)，將該次數(shù)與6比較，若大于等于6則判斷該輸入為1，否則為0。圖 13 串行數(shù)據(jù)采樣器仿真結(jié)果 實驗小結(jié) 本次實驗最重要的是搞清楚需要幾個狀態(tài)，并弄明白每個狀態(tài)的作用。只要能正確確定狀態(tài)，那么編寫程序就很簡單了。做串行數(shù)據(jù)采樣器時仍舊遇到了一些麻煩，還是依靠了老師提供的文件解決。