北航電子電路設(shè)計(jì)訓(xùn)練數(shù)字部分實(shí)驗(yàn)報(bào)告-在線(xiàn)瀏覽
2024-09-13 01:54本頁(yè)面
【正文】 if(j==300) begin//累加到300時(shí)輸出置0 j=j+1。 end else if(j==500) begin//累加到500時(shí)，完成一個(gè)周期，計(jì)數(shù)器清零 j=0。 end else j=j+1。 //產(chǎn)生輸入時(shí)鐘信號(hào) initial begin reset=1。 100 reset=0。 10000 $stop。 //模塊實(shí)例化//always `clk F10M=~F10M。 F10M=0。 100 reset=1。 end 仿真實(shí)驗(yàn)關(guān)鍵結(jié)果及其解釋練習(xí)三的仿真結(jié)果如下圖所示。圖 4 練習(xí)三仿真結(jié)果練習(xí)題的功能仿真結(jié)果如下圖所示。圖 5 練習(xí)題仿真結(jié)果 實(shí)驗(yàn)任務(wù)2——always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路 實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)簡(jiǎn)單的指令譯碼電路。練習(xí)題：運(yùn)用always塊設(shè)計(jì)一個(gè)8路數(shù)據(jù)選擇器。d0`define minus 339。d2`define bor 339。d4 //宏定義不同的操作方式…always(opcode or a or b) begin case(opcode) //判斷操作方式，對(duì)操作數(shù)a、b進(jìn)行相應(yīng)的操作 `plus:out=a+b。 `band:out=aamp。 `bor:out=a|b。 default:out=839。 endcase end//練習(xí)題：always (addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in0 or ncs) //in0至in7為8個(gè)數(shù)據(jù)輸入端，三維寄存器addr為選擇輸入，用case分支完成選擇 begin if(!ncs) case(addr) 339。 339。 339。 339。 339。 339。 339。 339。 endcase else mout = 0。 initial begin a={$random}%256。 opcode=339。 repeat(t) begin 100 a={$random}%256。//給a、b隨機(jī)賦值 opcode=opcode+1。 end//initial begin ncs=0。 … in7={$random}%16。b000。 … in7={$random}%16。 end 10 $stop。圖 6 練習(xí)五仿真結(jié)果練習(xí)題仿真結(jié)果如下圖所示。圖 7 練習(xí)題仿真結(jié)果 實(shí)驗(yàn)小結(jié)本次實(shí)驗(yàn)中比第一次更為復(fù)雜，有更多需要自己編程實(shí)現(xiàn)的部分，并且書(shū)中也有一些錯(cuò)誤的地方需要修改，因此我們使用Verilog進(jìn)行開(kāi)發(fā)的能力進(jìn)一步增強(qiáng)，也學(xué)會(huì)了if、case條件分支的使用以及always塊在較復(fù)雜的組合邏輯電路中的應(yīng)用。 模塊的核心邏輯設(shè)計(jì)//module blocking(clk,a,b,c)。 input[3:0] a。 reg[3:0]b,c。 c=b。 endendmodule//module non_blocking(clk,a,b,c)。 input[3:0] a。 reg[3:0]b,c。 c=b。 end endmodule//module blocking1(clk,a,b,c)。 input[3:0] a。 reg[3:0]b,c。 b=a。 endendmodule//module blocking2(clk,a,b,c)。 input[3:0] a。 reg[3:0]b,c。 always(posedge clk) c=b。 wire[3:0]b1,c1,b2,c2,b3,c3,b4,c4。 reg clk。 forever 50 clk=~clk。h3。 100 a=439。 $display()。hf。 100 a=439。 $display()。h2。 100 $display()。 end non_blocking non_blocking(clk,a,b2,c2)。 blocking1 blocking1(clk,a,b3,c3)。endmodule 仿真實(shí)驗(yàn)關(guān)鍵結(jié)果及其解釋圖 8 練習(xí)四仿真結(jié)果 仿真圖中a對(duì)應(yīng)輸入，b，b1=c1，可以看出在時(shí)序邏輯中使用阻塞賦值有可能會(huì)導(dǎo)致輸出邏輯結(jié)果不正確。在無(wú)優(yōu)化的仿真中，邏輯輸出也有錯(cuò)誤。 模塊的核心邏輯設(shè)計(jì)//module tryfunct(clk,n,result,reset)。 input[3:0] n。 reg[31:0] result。 output[31:0] result。 input reset,clk。 always (posedge clk) begin if(!reset) result=0。 end end function [31:0] factorial。 reg [3:0] index。 for(index=2。index=index+1) factorial=index*factorial。 else begin result=n*factorial(n)/((n*2)+1)。 input [3:0] operand。 begin factorial=operand?1:0。index=operand。 end endfunctionendmodule//module controlfunc(clk,n,result,reset,a)。input[3:0] n。input reset,clk。always (posedge clk or a) begin if(!reset) result=0。b00: result=1。b01: result=factorial(n)。b10: result=pf(n)。b11: result=lf(n)。 input [3:0] operand。 begin factorial=(operand6amp。operand=0)?1:0。index=operand。 endendfunction function [7:0]pf。 reg [3:0] index。 endendfunction function [7:0]lf。 reg [3:0] index。 endendfunctionendmodule 測(cè)試程序的核心邏輯設(shè)計(jì)//`include./`timescale 1ns/100ps`define clk_cycle 50module tryfuctTop。 reg reset,clk。 initial begin clk=0。 reset=1。 100 reset=1。i=15。 end 100 $stop。 tryfunct m(.clk(clk),.n(n),.result(result),.reset(reset))。reg[3:0] n。reg reset,clk。parameter t=16。 n=0。 a=239。 10 reset=0。 repeat(t) begin 200 a={$random}%3。 end 100 $stop。 controlfunc m(.clk(clk),.n(n),.result(r
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