【正文】 版，是制造集成電路的中間產(chǎn)品。③隨著科技的發(fā)展，目前的集成電路布圖設(shè)計(jì)更多的是以編碼方式儲(chǔ)存于磁盤、磁帶等介質(zhì)生產(chǎn)集成電路已經(jīng)有些過(guò)時(shí)了。自電子設(shè)計(jì)誕生以來(lái)，這種觀點(diǎn)作為一種具有可操作性的理念，也基本符合電子設(shè)計(jì)工藝本身的特性，即便是我們?cè)诳紤]嵌入式系統(tǒng)及軟件定義的功能性等較為新穎的概念時(shí)也是適用的。因此，在創(chuàng)建可實(shí)現(xiàn)產(chǎn)品本身差異化的設(shè)計(jì)過(guò)程中，這也是傳統(tǒng)電子設(shè)計(jì)存在的問(wèn)題。這種體驗(yàn)越來(lái)越取決于外部互聯(lián)系統(tǒng)的表現(xiàn)，包括用戶自身所處的環(huán)境（PC 和本地網(wǎng)絡(luò)）以及外部廣域網(wǎng)結(jié)構(gòu)（公司服務(wù)器和網(wǎng)絡(luò)化服務(wù)）的表現(xiàn)。電源技術(shù)是單純的提供恒定的電壓的靜態(tài)供電模式 ，傳統(tǒng)電子設(shè)計(jì)電路系統(tǒng)執(zhí)行速度慢、提供特性少，組件技術(shù)成本高，這使產(chǎn)品場(chǎng)外價(jià)格處于市場(chǎng)劣勢(shì)。. 傳統(tǒng)電子的設(shè)計(jì)流程一般說(shuō)來(lái)，電子制作的步驟無(wú)非是設(shè)計(jì)電路，采購(gòu)相應(yīng)的分立元件和集成電路，在實(shí)驗(yàn)電路板上搭成電路進(jìn)行調(diào)試，然后制作和組裝印刷線路板，如果電路比較復(fù)雜，有五六塊甚至十余塊集成電路，或者有譯碼器、存儲(chǔ)器、A/D、D/A轉(zhuǎn)換器等，則需要進(jìn)行比較規(guī)范的設(shè)計(jì)制作。在第一階段，也就是設(shè)計(jì)、實(shí)驗(yàn)階段，首先進(jìn)行方案設(shè)計(jì)和電路設(shè)計(jì)，根據(jù)電路需要采購(gòu)各種元器件，有時(shí)還要制作一些專用的測(cè)試儀器。如果有問(wèn)題，還要對(duì)電路進(jìn)行修改。如果實(shí)驗(yàn)不順利，元器件不合適，還要去采購(gòu)其它器件。如果電路復(fù)雜，則難于一次成功，有時(shí)還得反復(fù)修改電路。特別是強(qiáng)電，小則瞬間元件冒煙燒毀，大則貴重儀器報(bào)廢，這是常有的事。需要按照完成的電子電路設(shè)計(jì)圖的面板或PCB板上進(jìn)行調(diào)試安裝，然后再用電源，信號(hào)發(fā)生器，示波器等各種測(cè)試儀表來(lái)加以驗(yàn)證。容易損耗材料。如果結(jié)果有誤還要花大量的時(shí)間和精力去檢查是設(shè)計(jì)的錯(cuò)誤還是制作電路的錯(cuò)誤。復(fù)雜度越來(lái)越高，這種設(shè)計(jì)的方法也不能再適應(yīng)現(xiàn)代化設(shè)計(jì)的需要。在進(jìn)行手工設(shè)計(jì)電路板圖時(shí)，需要進(jìn)行元件布局，繪制草圖，修改草圖，才能繪制出所需要的電路圖。導(dǎo)致已經(jīng)無(wú)法再進(jìn)行用手工設(shè)計(jì)了，另外隨著元件數(shù)量的增多，各元件之間的相互干擾，各元件之間的干擾，耦合也就變得越來(lái)越復(fù)雜了。 優(yōu)點(diǎn)：可以制作小型小路設(shè)計(jì)，在小型的電路板設(shè)計(jì)時(shí)，元件過(guò)少，布局過(guò)快。并且還可以節(jié)省時(shí)間。第3章 EDA的設(shè)計(jì) EDA的時(shí)代背景．什么是EDA EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可靠性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 現(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時(shí)，價(jià)格卻一直呈下降趨勢(shì)，而且產(chǎn)品更新?lián)Q代的步伐 也越來(lái)越快，實(shí)現(xiàn)這種進(jìn)步的主要原因就是生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的發(fā)展。EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化 技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作：IC設(shè)計(jì),電子 電路設(shè)計(jì)以及PCB設(shè)計(jì)?；仡櫧?0年電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將EDA技術(shù)分為三個(gè)階段。 (2)八十年代為CAE階段，與CAD相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè) 計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實(shí)現(xiàn)工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助 工程的概念。 (3)九十年代為ESDA階段。在整個(gè)設(shè)計(jì)過(guò)程中，自動(dòng)化和智能化程度還不高，各種EDA軟件界面千 差萬(wàn)別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。從目前的EDA技術(shù)來(lái)看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用文泛、工具多樣、軟件功能強(qiáng)大。 中國(guó)EDA市場(chǎng)已漸趨成熟，不過(guò)大部分設(shè)計(jì)工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員工發(fā)復(fù)雜的片上系統(tǒng)器件。要大力推進(jìn)制造業(yè)信息化，積極開(kāi)展計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程（CAE）、計(jì)算機(jī)輔助工藝（CAPP）、計(jì)算機(jī)機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。開(kāi)展“數(shù)控化”工程和“數(shù)字化”工程。在ASIC和PLD設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。 中國(guó)自1995年以來(lái)加速開(kāi)發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它EDA市場(chǎng)的競(jìng)爭(zhēng)。 在EDA軟件開(kāi)發(fā)方面，目前主要集中在美國(guó)。日本、韓國(guó)都有ASIC設(shè)計(jì)工具，但不對(duì)外開(kāi)放 。相信在不久的將來(lái)會(huì)有更多更好的設(shè)計(jì)工具有各地開(kāi)花并結(jié)果。 EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來(lái)描述。EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步。 EDA的設(shè)計(jì)流程（Define Specification） 在ASIC設(shè)計(jì)之初，工程師們須根據(jù)產(chǎn)品的應(yīng)用場(chǎng)合，為ASIC設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來(lái)電路設(shè)計(jì)時(shí)的依據(jù)。除此之外，更可進(jìn)一步規(guī)劃哪些功能該整合于ASIC內(nèi)，哪些功能可以設(shè)計(jì)在電路板上，以符合最大的經(jīng)濟(jì)效能比。 決定模塊之后，便分交由團(tuán)隊(duì)的各個(gè)工程師，以VHDL或Verilog等硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)－亦即功能的行為描述（behavioral description）；為能明確及有效率地描述模塊的內(nèi)部功能，各模塊之下可能再細(xì)分成數(shù)個(gè)子模塊（submodule），直到能以可合成（synthesizible）的語(yǔ)法描述為止。此一步驟所完成的設(shè)計(jì)描述，是進(jìn)入高階合成電路設(shè)計(jì)流程的叩門磚；習(xí)慣上，稱之為硬件描述語(yǔ)言的設(shè)計(jì)切入點(diǎn)（HDL design entry）。Design Book便是其中的代表；它利用一般工程師熟悉的圖形接口－如狀態(tài)圖及流程圖，協(xié)助初接觸以硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)的工程師，自動(dòng)編寫(xiě)出相對(duì)應(yīng)的硬件語(yǔ)言描述碼。（Function Verification） 完成步驟2的設(shè)計(jì)描述，接下來(lái)便是利用VHDL或Verilog的電路仿真器，針對(duì)先前的設(shè)計(jì)描述，驗(yàn)證其功能或時(shí)序（timing）是否符合由步驟1所制定的規(guī)格。 對(duì)于這一類功能驗(yàn)證的仿真而言，仿真器并不會(huì)考慮實(shí)際邏輯閘或聯(lián)機(jī)（connenct wires）所造成的時(shí)間延遲（time delay）、閘延遲（gate delay）及傳遞延遲（transport delay）。 為了能順利完成仿真，在此，您還需要準(zhǔn)備一分稱為測(cè)試平臺(tái)（test bench）的HDL描述?。幸運(yùn)的話，或許在幾次修改之后，就可得到您想要的結(jié)果，順利進(jìn)入下一個(gè)步驟。合成過(guò)程中，您必須選擇適當(dāng)?shù)倪壿嬮l組件庫(kù)（logic cell library），作為合成邏輯電路時(shí)的參考依據(jù)。 事實(shí)上，組件庫(kù)內(nèi)含的邏輯閘信息非常廣泛，大致上包括了以下各項(xiàng)。 timing model，描述各邏輯閘精確的時(shí)序模型；組件工程師會(huì)萃取各邏輯閘內(nèi)的寄生電阻及電容進(jìn)行仿真，進(jìn)而建立各邏輯閘的實(shí)際延遲參數(shù)。R之后的仿真都會(huì)使用到它。 silicon physical layout，在制作ASIC的光罩（mask）時(shí)會(huì)使用到它。根據(jù)步驟1所制定的規(guī)格，工程師可對(duì)合成器下達(dá)一連串限制條件（constrain），根據(jù)這些條件，合成器便會(huì)自動(dòng)合成滿足您規(guī)格要求的邏輯電路。事實(shí)上，這三項(xiàng)限制條件之間是呈現(xiàn)互相矛盾的關(guān)系；也就是說(shuō)：一旦您所下的限制條件太過(guò)嚴(yán)苛，將使電路合成的速度變得非常的慢，更甚者，有可能在花費(fèi)大把時(shí)間后，仍得不到您想要的結(jié)果。事實(shí)上，無(wú)論是對(duì)VHDL或是Verilog而言，合成器所支持的HDL語(yǔ)法均是有限的；過(guò)于抽象的語(yǔ)法只適用于編寫(xiě)cell library，或是做為系統(tǒng)規(guī)劃評(píng)估時(shí)的仿真模型所用，而不為合成器所接受。 （GateLevel Netlist Verification） 由合成器產(chǎn)生的netlist，會(huì)在這個(gè)階段進(jìn)行第二次的電路仿真；一般稱之為邏輯閘層次的電路功能驗(yàn)證，或稱為Pamp。在此階段，主要的工作是要確認(rèn)，經(jīng)由合成器所合成的電路，是否如同原始的設(shè)計(jì)描述般，符合您的功能需求；利用邏輯閘層次仿真器（gatelevel simulator），配合在功能驗(yàn)證時(shí)已經(jīng)建立的test bench，便可達(dá)到這個(gè)目的。在presimulation中，一般只考慮閘延遲，而聯(lián)機(jī)延遲在此處是不予考慮的（通常在電路合成階段，是無(wú)法預(yù)測(cè)實(shí)際聯(lián)機(jī)的長(zhǎng)度，因此也就無(wú)法推測(cè)聯(lián)機(jī)所造成的延遲）。而這些時(shí)序變異，基本上都是只是單純考慮閘延遲時(shí)所造成的結(jié)果。還記得在設(shè)計(jì)描述的步驟，您已將ASIC劃分成數(shù)個(gè)模塊了嗎？floor planning的工作便是，適當(dāng)?shù)匾?guī)劃這些劃分好模塊在芯片上的位置。完成平面規(guī)劃之后，Pamp。