【正文】 工具的供貨商無不卯足全力，企圖在下一世代的設(shè)計(jì)流程上，站在業(yè)界領(lǐng)先的地位。結(jié)論 事實(shí)上，VHDL及Verilog HDL并非唯一的硬件描述語言，基于相似的目的，早期也發(fā)展出其它如ABEL及AHDL等硬件語言，但是由于支持的廠商不多，因此目前不如前者來得普遍。最后，非常幸運(yùn)的您完成了這項(xiàng)驗(yàn)證工作，便可以signoff，等著您的ASIC vendor交貨了。經(jīng)由Pamp。也就是說，您可能需要回到最原始的步驟：修改HDL設(shè)計(jì)描述，重新再跑一次相同的流程。R之后的電路，除了須重復(fù)驗(yàn)證，是否仍符合原始之功能設(shè)計(jì)之外，工程師最關(guān)心的是，在考慮實(shí)體的閘延遲及聯(lián)機(jī)延遲的條件之下，電路能否正常運(yùn)作。R工具便接著完成各模塊方塊內(nèi)邏輯閘的放置與繞線。 比起模塊內(nèi)邏輯閘間的接線，各模塊之間互連訊號的接線，通常會比較長，因此，他們所產(chǎn)生的延遲會主控ASIC的性能；在次微米制程上，此種現(xiàn)象更為顯著，這也就是為何先前特別強(qiáng)調(diào)，模塊劃分的重要性。 6. 配置與繞線（Place and Routing） 這里包含了三項(xiàng)主要的工作：平面規(guī)劃（floor planning）、配置（placement）及繞線（routing）。 時序變異（timing variation）是此處經(jīng)常出現(xiàn)的發(fā)生錯誤，這當(dāng)中包括了，設(shè)定時間（setup time）或保持時間（holding time）的不符合，以及脈沖干擾（glitch）現(xiàn)象的發(fā)生。 這里出現(xiàn)兩個新的名詞：VITAL（VHDL Initiative Toward ASIC Library）、library及Verilog library；兩者均可視為先前所提及的cell library當(dāng)中的timing model。R前的仿真，簡稱前段仿真（presimulation）。 此外，由于一般合成器的最佳化算法則，都只能達(dá)到區(qū)域性最佳化（local optima）；因此，對于過分刁鉆的語法描述，將影響合成器在最佳化過程的執(zhí)行時間。 design entry硬件語言設(shè)計(jì)描述文件，其語法的編寫風(fēng)格（HDL coding style） ，亦是決定合成器執(zhí)行效能的另一個因素。最常見的三個限制條件（注3）有：操作速度、邏輯閘數(shù)及功率消耗。 使用合成器有幾個需要注意的事項(xiàng)，其一就是最佳化（optimize）的設(shè)定。 routing model，描述各邏輯閘在進(jìn)行繞線時的限制，作為繞線工具的參考資料。其中包括閘延遲（gate delay） 、輸出入的延遲（input delay / output delay）及所謂的聯(lián)機(jī)延遲（wire delay）等；這在進(jìn)入邏輯閘層次的電路仿真，以及在Pamp。 cell schematic，用于電路合成，以便產(chǎn)生邏輯電路的網(wǎng)絡(luò)列表（netlist）。組件庫的取得，可能直接來自于您的ASIC供貨商（ASIC vendor, 負(fù)責(zé)協(xié)助客戶設(shè)計(jì)ASIC的廠商）、購自其它組件庫供貨商（thirdparty ASIC library vendor），或是為了某種特殊原因，您亦可能考慮自行建立。 （Logic synthesis） 確定設(shè)計(jì)描述之功能無誤之后，便可藉由合成器（synthesizer）進(jìn)行電路合成。在這份測試平臺的描述檔中，必須盡可能地細(xì)描述所有可能影響您設(shè)計(jì)功能的輸入訊號組合，以便激發(fā)出錯誤的設(shè)計(jì)描述位于何處。取而代之的是，使用單一延遲（unit delay）的數(shù)學(xué)模型，來粗略估測電路的邏輯行為；雖然如此無法獲得精確的結(jié)果，但其所提供的信息，已足夠作為工程師，針對電路功能的設(shè)計(jì)除錯之用。通常，稱這類驗(yàn)證為功能仿真（function simulation），或行為仿真（behavioral simulation），而這類的HDL電路仿真器，則通稱為行為仿真器（behavioral simulator）。效能如何筆者不敢斷言，但它能依使用者決定，整合慣用之其它EDA工具的特點(diǎn)，倒是滿吸引人的地方。 關(guān)于此一步驟，亦有相關(guān)的輔助工具相繼推出。這種一層層分割模塊的設(shè)計(jì)技巧，便是一般所謂的階層式設(shè)計(jì)（hierarchical design）；這與早期直接以繪制閘級電路進(jìn)行設(shè)計(jì)的時代，所使用的技巧是相類似的。 （Design Description） 一旦規(guī)格制定完成，便依據(jù)功能（function）或其它相關(guān)考量，將ASIC劃分為數(shù)個模塊（module）；此階段是整個設(shè)計(jì)過程中最要的關(guān)鍵之一，它直接影響了ASIC內(nèi)部的架構(gòu)及各模塊間互動的訊號，更間接影響到后續(xù)電路合成的效能及未來產(chǎn)品的可靠性。在這方面，目前已有廠商提供系統(tǒng)級仿真器（system level simulator），為系統(tǒng)設(shè)計(jì)提供不錯的解決方案；透過此類仿真器，工程師們可以預(yù)估系統(tǒng)的執(zhí)行效能，并可以最佳化的考量，決定軟件模塊及硬件模塊該如何劃分。EDA市場日趨成熟，但我國的研發(fā)水平沿很有限，需迎頭趕上。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。據(jù)最新統(tǒng)計(jì)顯示，中國和印度正在成為電子設(shè)計(jì)自動化領(lǐng)域發(fā)展最快的兩個市場，年復(fù)合增長率分別達(dá)到了50%和30%。中國華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。但各國也正在努力開發(fā)相應(yīng)的工具。 外設(shè)技術(shù)與EDA工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。自動化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測量、控制、通信與計(jì)算機(jī)（M3C）結(jié)構(gòu)。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計(jì)、合作制造，參與國內(nèi)和國際競爭。 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長點(diǎn)。為了與臺灣和美國的設(shè)計(jì)工程師形成更有力的競爭，中國的設(shè)計(jì)隊(duì)伍有必要購入一些最新的EDA技術(shù)?；谝陨喜蛔?，人們開始 追求貫徹整個設(shè)計(jì)過程的自動化，這就是ESDA即電子系統(tǒng)設(shè)計(jì)自動化。盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒有把人從繁重的 設(shè)計(jì)工作中徹底解放出來。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分 析。 (1) 七十年代為CAD階段，這一階段人們開始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯和PCB布局布 線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。沒有EDA技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可 想象的，反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對EDA技術(shù)提出新的要求。前者以微細(xì)加工 技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管；后者 的核心就是EDA技術(shù)。 ．EDA的發(fā)展階段 人類社會已進(jìn)入到高度發(fā)達(dá)的信息化社會，信息社會的發(fā)展離不開電子產(chǎn)品的進(jìn)步?！　∵@些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。EDA技術(shù)就是以計(jì)算機(jī)為五金|工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。在外形上還有點(diǎn)美觀。布線明了。除非電路析設(shè)計(jì)的師具有相當(dāng)高的設(shè)計(jì)經(jīng)驗(yàn)和理論水平了。隨著電子元件的增多，電路板的尺寸的減小，電路的層數(shù)也越來越多，布線就成了相當(dāng)?shù)碾y度。不僅僅如此，在電路板圖設(shè)計(jì)時也是一個相當(dāng)復(fù)雜的過程。這樣的做法在早期做小型電路時還可以應(yīng)付，隨著電路設(shè)計(jì)的規(guī)模越來越大。這樣費(fèi)時又力，而且相當(dāng)損耗材料。并且這種做法在制作測試電路板的地程當(dāng)中，需要花很多的時間。 電路設(shè)計(jì)購買器件PCB設(shè)計(jì)加工PCB，焊接制作，調(diào)試信號電路板調(diào)試有問題嗎？性能檢測有問題嗎？例行實(shí)驗(yàn)有問題嗎？成功yynnyn圖1傳統(tǒng)電子電路設(shè)計(jì)的流程圖 傳統(tǒng)電子電路設(shè)計(jì)的驗(yàn)正工作很多。如若對構(gòu)思的電路原理圖是否完全正確可行，心中沒有充分的把握，還不能冒然通電試驗(yàn)，即使采用了一些限流、限壓等保護(hù)應(yīng)急措施，第一次合閘通電時，心中難免有些緊張。在第二階段，也就是調(diào)試鑒定階段，把實(shí)驗(yàn)后確定下來的印刷電路板再行加工，進(jìn)行電路板的調(diào)試和性能檢測，對于產(chǎn)品還要進(jìn)行例行試驗(yàn)。這是一個十分繁瑣的工作。然后設(shè)計(jì)、加工印刷電路板(PCB)，焊接元器件，再對這塊印刷電路板進(jìn)行試驗(yàn)。這種設(shè)計(jì)制作主要分為兩個階段，即設(shè)計(jì)、實(shí)驗(yàn)階段和調(diào)試鑒定階段，其流程如圖1所示。這一趨勢就需要提供以電子產(chǎn)品為中心的理念所