【文章內(nèi)容簡介】 ，設(shè)計工具趨于完美的地步。EDA市場日趨成熟，但我國的研發(fā)水平沿很有限，需迎頭趕上。 EDA的設(shè)計流程（Define Specification） 在ASIC設(shè)計之初，工程師們須根據(jù)產(chǎn)品的應(yīng)用場合，為ASIC設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。在這方面，目前已有廠商提供系統(tǒng)級仿真器（system level simulator），為系統(tǒng)設(shè)計提供不錯的解決方案；透過此類仿真器，工程師們可以預(yù)估系統(tǒng)的執(zhí)行效能，并可以最佳化的考量，決定軟件模塊及硬件模塊該如何劃分。除此之外，更可進一步規(guī)劃哪些功能該整合于ASIC內(nèi)，哪些功能可以設(shè)計在電路板上，以符合最大的經(jīng)濟效能比。 （Design Description） 一旦規(guī)格制定完成，便依據(jù)功能（function）或其它相關(guān)考量，將ASIC劃分為數(shù)個模塊（module）；此階段是整個設(shè)計過程中最要的關(guān)鍵之一，它直接影響了ASIC內(nèi)部的架構(gòu)及各模塊間互動的訊號，更間接影響到后續(xù)電路合成的效能及未來產(chǎn)品的可靠性。 決定模塊之后，便分交由團隊的各個工程師，以VHDL或Verilog等硬件描述語言進行設(shè)計－亦即功能的行為描述（behavioral description）；為能明確及有效率地描述模塊的內(nèi)部功能，各模塊之下可能再細分成數(shù)個子模塊（submodule），直到能以可合成（synthesizible）的語法描述為止。這種一層層分割模塊的設(shè)計技巧，便是一般所謂的階層式設(shè)計（hierarchical design）；這與早期直接以繪制閘級電路進行設(shè)計的時代，所使用的技巧是相類似的。此一步驟所完成的設(shè)計描述，是進入高階合成電路設(shè)計流程的叩門磚；習(xí)慣上，稱之為硬件描述語言的設(shè)計切入點（HDL design entry）。 關(guān)于此一步驟，亦有相關(guān)的輔助工具相繼推出。Design Book便是其中的代表；它利用一般工程師熟悉的圖形接口－如狀態(tài)圖及流程圖，協(xié)助初接觸以硬件描述語言進行設(shè)計的工程師，自動編寫出相對應(yīng)的硬件語言描述碼。效能如何筆者不敢斷言，但它能依使用者決定，整合慣用之其它EDA工具的特點，倒是滿吸引人的地方。（Function Verification） 完成步驟2的設(shè)計描述，接下來便是利用VHDL或Verilog的電路仿真器，針對先前的設(shè)計描述，驗證其功能或時序（timing）是否符合由步驟1所制定的規(guī)格。通常，稱這類驗證為功能仿真（function simulation），或行為仿真（behavioral simulation），而這類的HDL電路仿真器，則通稱為行為仿真器（behavioral simulator）。 對于這一類功能驗證的仿真而言，仿真器并不會考慮實際邏輯閘或聯(lián)機（connenct wires）所造成的時間延遲（time delay）、閘延遲（gate delay）及傳遞延遲（transport delay）。取而代之的是，使用單一延遲（unit delay）的數(shù)學(xué)模型，來粗略估測電路的邏輯行為；雖然如此無法獲得精確的結(jié)果，但其所提供的信息，已足夠作為工程師，針對電路功能的設(shè)計除錯之用。 為了能順利完成仿真，在此，您還需要準(zhǔn)備一分稱為測試平臺（test bench）的HDL描述?。在這份測試平臺的描述檔中，必須盡可能地細描述所有可能影響您設(shè)計功能的輸入訊號組合，以便激發(fā)出錯誤的設(shè)計描述位于何處。幸運的話，或許在幾次修改之后，就可得到您想要的結(jié)果，順利進入下一個步驟。 （Logic synthesis） 確定設(shè)計描述之功能無誤之后，便可藉由合成器（synthesizer）進行電路合成。合成過程中，您必須選擇適當(dāng)?shù)倪壿嬮l組件庫（logic cell library），作為合成邏輯電路時的參考依據(jù)。組件庫的取得，可能直接來自于您的ASIC供貨商（ASIC vendor, 負責(zé)協(xié)助客戶設(shè)計ASIC的廠商）、購自其它組件庫供貨商（thirdparty ASIC library vendor），或是為了某種特殊原因，您亦可能考慮自行建立。 事實上，組件庫內(nèi)含的邏輯閘信息非常廣泛，大致上包括了以下各項。 cell schematic，用于電路合成，以便產(chǎn)生邏輯電路的網(wǎng)絡(luò)列表（netlist）。 timing model，描述各邏輯閘精確的時序模型；組件工程師會萃取各邏輯閘內(nèi)的寄生電阻及電容進行仿真，進而建立各邏輯閘的實際延遲參數(shù)。其中包括閘延遲（gate delay） 、輸出入的延遲（input delay / output delay）及所謂的聯(lián)機延遲（wire delay）等；這在進入邏輯閘層次的電路仿真，以及在Pamp。R之后的仿真都會使用到它。 routing model，描述各邏輯閘在進行繞線時的限制，作為繞線工具的參考資料。 silicon physical layout，在制作ASIC的光罩（mask）時會使用到它。 使用合成器有幾個需要注意的事項，其一就是最佳化（optimize）的設(shè)定。根據(jù)步驟1所制定的規(guī)格，工程師可對合成器下達一連串限制條件（constrain），根據(jù)這些條件，合成器便會自動合成滿足您規(guī)格要求的邏輯電路。最常見的三個限制條件（注3）有：操作速度、邏輯閘數(shù)及功率消耗。事實上，這三項限制條件之間是呈現(xiàn)互相矛盾的關(guān)系；也就是說：一旦您所下的限制條件太過嚴(yán)苛，將使電路合成的速度變得非常的慢，更甚者，有可能在花費大把時間后，仍得不到您想要的結(jié)果。 design entry硬件語言設(shè)計描述文件，其語法的編寫風(fēng)格（HDL coding style） ，亦是決定合成器執(zhí)行效能的另一個因素。事實上，無論是對VHDL或是Verilog而言，合成器所支持的HDL語法均是有限的；過于抽象的語法只適用于編寫cell library，或是做為系統(tǒng)規(guī)劃評估時的仿真模型所用，而不為合成器所接受。 此外，由于一般合成器的最佳化算法則，都只能達到區(qū)域性最佳化（local optima）；因此，對于過分刁鉆的語法描述，將影響合成器在最佳化過程的執(zhí)行時間。 （GateLevel Netlist Verification） 由合成器產(chǎn)生的netlist，會在這個階段進行第二次的電路仿真；一般稱之為邏輯閘層次的電路功能驗證，或稱為Pamp。R前的仿真，簡稱前段仿真（presimulation）。在此階段，主要的工作是要確認，經(jīng)由合成器所合成的電路，是否如同原始的設(shè)計描述般，符合您的功能需求；利用邏輯閘層次仿真器（gatelevel simulator），配合在功能驗證時已經(jīng)建立的test bench，便可達到這個目的。 這里出現(xiàn)兩個新的名詞：VITAL（VHDL Initiative Toward ASIC Library）、library及Verilog library；兩者均可視為先前所提及的cell library當(dāng)中的timing model。在presimulation中，一般只考慮閘延遲，而聯(lián)機延遲在此處是不予考慮的（通常在電路合成階段，是無法預(yù)測實際聯(lián)機的長度，因此也就無法推測聯(lián)機所造成的延遲）。 時序變異（timing variation）是此處經(jīng)常出現(xiàn)的發(fā)生錯誤，這當(dāng)中包括了，設(shè)定時間（setup time）或保持時間（holding time）的不符合，以及脈沖干擾（glitch）現(xiàn)象的發(fā)生。而這些時序變異，基本上都是只是單純考慮閘延遲時所造成的結(jié)果。 6. 配置與繞線（Place and Routing） 這里包含了三項主要的工作：平面規(guī)劃（floor planning）、配置（placement）及繞線（routing）。還記得在設(shè)計描述的步驟，您已將ASIC劃分成數(shù)個模塊了嗎？floor planning的工作便是，適當(dāng)?shù)匾?guī)劃這些劃分好模塊在芯片上的位置。 比起模塊內(nèi)邏輯閘間的接線，各模塊之間互連訊號的接線，通常會比較長，因此，他們所產(chǎn)生的延遲會主控ASIC的性能；在次微米制程上，此種現(xiàn)象更為顯著，這也就是為何先前特別強調(diào)，模塊劃分的重要性。完成平面規(guī)劃之后，Pamp。R工具便接著完成各模塊方塊內(nèi)邏輯閘的放置與繞線。 （Post Layout Verification） 在這個階段，經(jīng)過Pamp。R之后的電路，除了須重復(fù)驗證，是否仍符合原始之功能設(shè)計之外，工程師最關(guān)心的是，在考慮實體的閘延遲及聯(lián)機延遲的條件之下，電路能否正常運作。與邏輯閘層次的電路功能驗證時發(fā)生的情況相同，您將面對諸如setup time、holding time及glitch的問題；不同的是，此時若真有錯誤發(fā)生，您將面對更冗長的重復(fù)修正周期（iteration cycle）。也就是說，您可能需要回到最原始的步驟：修改HDL設(shè)計描述，重新再跑一次相同的流程。 麻煩還沒有完，由于需要參考的參數(shù)非常的多，仿真時間將花費您數(shù)倍于先前的仿真。經(jīng)由Pa