【正文】 這里書中是增加到19后反轉(zhuǎn)，這樣得到的信號周期是原信號的1/40，并不是1/20，故在實驗中進(jìn)行了修改*/ begin j=0。 j=0。練習(xí)題：利用10MHz的時鐘設(shè)計一個單周期形狀的周期波形。圖 3 練習(xí)二仿真結(jié)果 實驗小結(jié)本次實驗中，我們第一次學(xué)習(xí)使用Modelsim軟件，對課上所學(xué)的Verilog語法進(jìn)行了鞏固和提高，參考書中給出的例子自己進(jìn)行了基本組合電路和時序電路的設(shè)計，也學(xué)會了編寫簡單的測試模塊對系統(tǒng)進(jìn)行較為全面的測試。 //停止仿真 end 仿真實驗關(guān)鍵結(jié)果及其解釋仿真結(jié)果如下圖所示。 //將初始時的不定態(tài)進(jìn)行復(fù)位，開始分頻輸出。 10 reset=0。 //產(chǎn)生輸入時鐘 initial begin clk=0。 else clk_out=~clk_out。圖 2 練習(xí)題仿真結(jié)果 實驗任務(wù)2——簡單時序邏輯 實驗要求設(shè)計二分之一分頻器的可綜合模型。圖 1 練習(xí)一仿真波形練習(xí)題的仿真結(jié)果如下圖所示。//產(chǎn)生8位隨機二進(jìn)制數(shù)字 end北京航空航天大學(xué) 電子電路設(shè)計訓(xùn)練（數(shù)字EDA部分）實驗報告 仿真實驗關(guān)鍵結(jié)果及其解釋練習(xí)一的仿真結(jié)果如圖 1所示。// 產(chǎn)生周期為100ns時鐘信號 always(posedge clock) //每次時鐘上升沿到來，用隨機數(shù)給a、b賦值，觀察輸出的變化 begin/ a={$random}%8。 clock=0。 //pare模塊實例化//initial //變量初始化 begin a=0。 //用所有可能情況賦值測試 100 $stop。 100 a=0。 100 a=1。 100 a=1。 //a、b都初始化為0 100 a=0。 endendmodule 測試程序的核心邏輯設(shè)計//`timescale 1ns/1ns //仿真時間及步長設(shè)置…initial begin a=0。 always (a or b) begin if(ab) out=1。 output out。//與練習(xí)一的不同只在于a、b要定義為8位 input[7:0] a。 else equal=0。 reg equal。 input a,b。 //equal為輸出 assign equal=(a==b)?1:0。 input a,b。練習(xí)題：設(shè)計一個字節(jié)（8位）的比較器，比較兩個字節(jié)的大小，如a[7:0]大于b[7:0]則輸出高電平，否則輸出低電平。 201420152G02A30501電子電路設(shè)計訓(xùn)練（數(shù)字EDA部分）實驗報告（ 2015 年 6月 24 日）儀器科學(xué)與光電工程學(xué)院目 錄目 錄 1實驗一、簡單組合邏輯和簡單時序邏輯 3 實驗任務(wù)1——簡單組合邏輯 3 實驗要求 3 模塊的核心邏輯設(shè)計 3 測試程序的核心邏輯設(shè)計 4 仿真實驗關(guān)鍵結(jié)果及其解釋 4 實驗任務(wù)2——簡單時序邏輯 5 實驗要求 5 模塊的核心邏輯設(shè)計 5 測試程序的核心邏輯設(shè)計 5 仿真實驗關(guān)鍵結(jié)果及其解釋 6 實驗小結(jié) 6實驗二、條件語句和always過程塊 7 實驗任務(wù)1——條件語句實現(xiàn)計數(shù)分頻時序電路 7 實驗要求 7 模塊的核心邏輯設(shè)計 7 測試程序的核心邏輯設(shè)計 8 仿真實驗關(guān)鍵結(jié)果及其解釋 8 實驗任務(wù)2——always塊實現(xiàn)較復(fù)雜的組合邏輯電路 9 實驗要求 9 模塊的核心邏輯設(shè)計 9 測試程序的核心邏輯設(shè)計 10 仿真實驗關(guān)鍵結(jié)果及其解釋 10 實驗小結(jié) 11實驗三、賦值、函數(shù)和任務(wù) 12 實驗任務(wù)1——阻塞賦值與非阻塞賦值的區(qū)別 12 實驗要求 12 模塊的核心邏輯設(shè)計 12 測試程序的核心邏輯設(shè)計 13 仿真實驗關(guān)鍵結(jié)果及其解釋 13 實驗任務(wù)2——在Verilog HDL中使用函數(shù) 14 實驗要求 14 模塊的核心邏輯設(shè)計 14 測試程序的核心邏輯設(shè)計 15 仿真實驗關(guān)鍵結(jié)果及其解釋 16 實驗任務(wù)3——在Verilog HDL中使用任務(wù)（task） 17 實驗要求 17 模塊的核心邏輯設(shè)計 17 測試程序的核心邏輯設(shè)計 18 仿真實驗關(guān)鍵結(jié)果及其解釋 18實驗四、有限狀態(tài)機 19 實驗任務(wù)1——利用有限狀態(tài)機進(jìn)行時序邏輯的設(shè)計 19 實驗要求 19 模塊的核心邏輯設(shè)計 19 測試程序的核心邏輯設(shè)計 20 仿真實驗關(guān)鍵結(jié)果及其解釋 20 實驗任務(wù)2——串行數(shù)據(jù)采樣器 21 實驗要求 21 模塊的核心邏輯設(shè)計 21 測試程序的核心邏輯設(shè)計 23 仿真實驗關(guān)鍵結(jié)果及其解釋 25 實驗小結(jié) 262北京航空航天大學(xué) 電子電路設(shè)計訓(xùn)練（數(shù)字EDA部分）實驗報告實驗一、簡單組合邏輯和簡單時序邏輯 實驗任務(wù)1——簡單組合邏輯 實驗要求實驗代碼提供的是一個可綜合的數(shù)據(jù)比較器。從語句中可以看出是比較數(shù)據(jù)a，b的結(jié)果，結(jié)果相同輸出1，給出輸入信號，觀察模塊的內(nèi)部信號和輸出信號以確定設(shè)計是否正確。 模塊的核心邏輯設(shè)計4//：assignmodule pare(equal,a,b)。 //a、b為輸入 output equal。 //a=b時輸出為1，否則輸出為0endmodule//：alwaysmodule pare(equal,a,b)。 output equal。 always (a or b) //a或b的值發(fā)生變化時執(zhí)行判斷 if(a==b) equal=1。endmodule//：module pare_8(a,b,out)。 input[7:0] b。 reg out。 else out=0。 b=0。b=1。b=1。b=0。b=0。 end pare m(.equal(equal),.a(a),.b(b))。 b=0。 end always 50 clock=~clock。 b={$random}%8?？梢钥吹?，隨著a和b的值變化，輸出值按照要求變化，并且在功能仿真中沒有延遲，同步變化?？梢钥吹?，每次時鐘上升沿到來時a、b的值發(fā)生變化，輸出隨之變化。 模塊的核心邏輯設(shè)計always (posedge clk_in) begin if(! reset) //reset為同步復(fù)位輸入端 clk_out=0。//每次輸入時鐘的上升沿讓輸出時鐘反轉(zhuǎn)，實現(xiàn)二分頻 end 測試程序的核心邏輯設(shè)計`define clk_cycle 50 //宏定義… always `clk_cycle clk=~clk。 reset=1。 110 reset=1。 100000 $stop?？梢钥吹剑敵鰰r鐘clk_out的周期是輸入時鐘clk的二倍，即實現(xiàn)了二分頻。實驗二、條件語句和always過程塊 實驗任務(wù)1——條件語句實現(xiàn)計數(shù)分頻時序電路 實驗要求通過定義計數(shù)器，利用條件語句，獲得一個1/20分頻器，將10MHz的時鐘分頻為500KHz。 模塊的核心邏輯設(shè)計16//：always(posedge F10M) if(!reset) //同步復(fù)位端 begin F500K=0。 end else begin if(j==9)/*用j實現(xiàn)計數(shù)，從0開始每個時鐘上升沿自增1，增加到9后輸出反轉(zhuǎn)，實現(xiàn)20分頻。 F500K=~F500K。 end//練習(xí)題：always(posedge F10M) if(!reset) begin outwave=0。 end else begin if(j==200) begin //從0開始累加到200后輸出置1 j=j+1。 end else