課程設(shè)計(jì)-頻率測(cè)量?jī)x設(shè)計(jì)-資料下載頁(yè)
2025-06-04 16:53本頁(yè)面
【正文】 HEN BCD=1000 ELSE 1101111 WHEN BCD=1001 ELSE 0000000。 END ART。 程序主要講述了七段譯碼器的顯示問(wèn)題，對(duì)應(yīng)的給出了信號(hào)輸入過(guò)程中七段譯碼器的各種顯示。 二 鎖存與譯碼顯示控制模塊的 VHDL 源程序 程序 LIBRARY IEEE。 USE 。 ENTITY LOCK IS PORT(LOCK: IN STD_LOGIC。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。頻率計(jì)數(shù)輸出 END。 ARCHITECTURE ART OF LOCK IS SIGNAL QAL,QBL,QCL,QDL: STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT BCD7 元件BCD7 引用說(shuō)明語(yǔ)句 PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 BEGIN PROCESS(LOCK) BEGIN IF(LOCK39。EVENT AND LOCK=39。139。)THEN 檢測(cè)時(shí)鐘上升沿 QAL=QA。 QBL=QB。 QCL=QC。 QDL=QD。 END IF。 END PROCESS。 U0: BCD7 PORT MAP(QAL,LEDA)。 元件引用例示 U1: BCD7 PORT MAP(QBL,LEDB)。 元件引用例示 U2: BCD7 PORT MAP(QCL,LEDC)。 元件引用例示 U3: BCD7 PORT MAP(QDL,LEDD)。 元件引用例示 END ART。 程序主要講述了調(diào)用七段譯碼器的顯示，將輸入的信號(hào)經(jīng)過(guò)譯碼之后在七段譯碼器上進(jìn)行顯示。 第四節(jié) 頂層電路的 VHDL 源程序 程序 LIBRARY IEEE。 USE 。 ENTITY PINLVJI IS PORT(F_IN,CLK: IN STD_LOGIC。 ENT,LOCKT,CLRT: BUFFER STD_LOGIC。 Z1,Z2,Z3,Z4: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END PINLVJI。 ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS: STD_LOGIC。 SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT CTRL 元件 CTRL引 用說(shuō)明語(yǔ)句 PORT(CLK: IN STD_LOGIC。 EN,LOCK,CLR: OUT STD_LOGIC)。 END COMPONENT。 COMPONENT COUNT 元件 COUNT引用說(shuō)明語(yǔ)句 PORT(CLK,EN,CLR: IN STD_LOGIC。 QA,QB,QC,QD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT。 COMPONENT LOCK 元件 LOCK 引用說(shuō)明語(yǔ)句 PORT(LOCK: IN STD_LOGIC。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 BEGIN ENT=ENS。 LOCKT=LOCKS。 CLRT=CLRS。 U1:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS)。 元件引用例示 U2:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。 元件引用例示 U3:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS,Z1,Z2,Z3,Z4)。 元件引用例示 END ART。 第五章 數(shù)字頻率計(jì)波形仿真 第一節(jié) 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊 的仿真 圖 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制模塊的仿真圖 圖 5. 2 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的仿真圖的詳細(xì) 圖 顯示的是時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的仿真圖，很鮮明的給出了時(shí)鐘信號(hào)與計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)的關(guān)系，而圖 5. 2 更加詳細(xì)的給出了計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)與變量 Q之間所存在的相對(duì)應(yīng)的關(guān)系。 第二節(jié) 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的 仿真 一 十進(jìn)制加法計(jì)數(shù)器的仿真 圖 十進(jìn)制加法計(jì)數(shù)器的仿真圖 圖 顯示的是十進(jìn)制加法計(jì)數(shù)器的仿真圖，它詳細(xì)的給出了計(jì)數(shù)輸出信號(hào)與計(jì)數(shù)允許信號(hào)和清零信號(hào)之間的關(guān)系，能清楚的理解當(dāng) CLR 為 0 時(shí)，輸出為 0；在 EN 為 1選通有效后，則開(kāi)始計(jì)數(shù)。 二 待測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真 圖 測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真 圖 顯示的是測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真圖，以圖文的形式更直接的表現(xiàn)了信號(hào)脈沖的計(jì)數(shù)值，簡(jiǎn)介明了。 第三節(jié) 鎖存與譯碼顯示控制電路模塊的 仿真 一 譯碼顯示電路的仿真 圖 譯碼顯示電路的仿真圖 圖 顯示的是譯碼顯示電路的仿真圖，它直接用圖形詮釋了 程序中語(yǔ)句的意思，讓人一目了然，更簡(jiǎn)單的了解了模塊的作用。 鎖存與譯碼顯示控制模塊的仿真 圖 鎖存與譯碼顯示控制電路的仿真圖 圖 顯示的是鎖存與譯碼顯示控制電路的仿真圖，給人第一感覺(jué)很繁瑣，但是聯(lián)系程序再看圖就可以很輕松的清楚程序中之前還存在的疑惑也將圖從而理解透徹。 第四節(jié) 數(shù)字頻率計(jì)系統(tǒng)的仿真 圖 數(shù)字頻率計(jì)系統(tǒng)的仿真 圖 顯示的是數(shù)字頻率計(jì)系統(tǒng)的仿真圖，它系統(tǒng)的體現(xiàn)了所設(shè)計(jì)的頻率計(jì)的作用。 結(jié)論 本設(shè)計(jì)采用 EDA 技術(shù)，利用測(cè)頻法的原理和 VHDL 語(yǔ)言，采用自頂向下的設(shè)計(jì)方法，實(shí)現(xiàn)了 1Hz～ 10kHz 測(cè)量范圍的四位十進(jìn)制的數(shù)字頻率計(jì)，并在 MAX+PLUSⅡ軟件平臺(tái)下對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行的了編譯和時(shí)序仿真。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能夠滿足本次設(shè)計(jì)的要求，并且具有測(cè)量誤差小，可靠性高的優(yōu)點(diǎn)。本文的設(shè)計(jì)工作能作為電子測(cè)量與儀表技術(shù)的基礎(chǔ)，為計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域提供較好的參考。 通過(guò)本次課程的設(shè)計(jì)，加深了我對(duì)課程上所學(xué)到的電子設(shè)計(jì)自動(dòng)化理論知識(shí)的認(rèn)識(shí)和理解，重新讓自己認(rèn)識(shí)到了這門(mén)學(xué)科在應(yīng)用方面的廣闊前景，并且通過(guò)知識(shí)與應(yīng)用于實(shí)踐的結(jié)合更加豐富了自己的知識(shí)，擴(kuò) 展了知識(shí)面，較系統(tǒng)的掌握電子設(shè)計(jì)自動(dòng)化應(yīng)用開(kāi)發(fā)。
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號(hào)-1