【正文】 通過本次課程的設(shè)計(jì)，加深了我對課程上所學(xué)到的電子設(shè)計(jì)自動化理論知識的認(rèn)識和理解，重新讓自己認(rèn)識到了這門學(xué)科在應(yīng)用方面的廣闊前景，并且通過知識與應(yīng)用于實(shí)踐的結(jié)合更加豐富了自己的知識，擴(kuò) 展了知識面，較系統(tǒng)的掌握電子設(shè)計(jì)自動化應(yīng)用開發(fā)。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能夠滿足本次設(shè)計(jì)的要求，并且具有測量誤差小，可靠性高的優(yōu)點(diǎn)。 第四節(jié) 數(shù)字頻率計(jì)系統(tǒng)的仿真 圖 數(shù)字頻率計(jì)系統(tǒng)的仿真 圖 顯示的是數(shù)字頻率計(jì)系統(tǒng)的仿真圖，它系統(tǒng)的體現(xiàn)了所設(shè)計(jì)的頻率計(jì)的作用。 第三節(jié) 鎖存與譯碼顯示控制電路模塊的 仿真 一 譯碼顯示電路的仿真 圖 譯碼顯示電路的仿真圖 圖 顯示的是譯碼顯示電路的仿真圖，它直接用圖形詮釋了 程序中語句的意思，讓人一目了然，更簡單的了解了模塊的作用。 第二節(jié) 待測信號脈沖計(jì)數(shù)電路模塊的 仿真 一 十進(jìn)制加法計(jì)數(shù)器的仿真 圖 十進(jìn)制加法計(jì)數(shù)器的仿真圖 圖 顯示的是十進(jìn)制加法計(jì)數(shù)器的仿真圖，它詳細(xì)的給出了計(jì)數(shù)輸出信號與計(jì)數(shù)允許信號和清零信號之間的關(guān)系，能清楚的理解當(dāng) CLR 為 0 時，輸出為 0；在 EN 為 1選通有效后，則開始計(jì)數(shù)。 元件引用例示 END ART。 元件引用例示 U2:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。 CLRT=CLRS。 BEGIN ENT=ENS。 LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 COMPONENT LOCK 元件 LOCK 引用說明語句 PORT(LOCK: IN STD_LOGIC。 QA,QB,QC,QD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT。 COMPONENT CTRL 元件 CTRL引 用說明語句 PORT(CLK: IN STD_LOGIC。 ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS: STD_LOGIC。 Z1,Z2,Z3,Z4: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 ENTITY PINLVJI IS PORT(F_IN,CLK: IN STD_LOGIC。 第四節(jié) 頂層電路的 VHDL 源程序 程序 LIBRARY IEEE。 元件引用例示 END ART。 元件引用例示 U2: BCD7 PORT MAP(QCL,LEDC)。 U0: BCD7 PORT MAP(QAL,LEDA)。 END IF。 QCL=QC。)THEN 檢測時鐘上升沿 QAL=QA。EVENT AND LOCK=39。 END COMPONENT。 COMPONENT BCD7 元件BCD7 引用說明語句 PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。頻率計(jì)數(shù)輸出 END。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 程序主要講述了七段譯碼器的顯示問題，對應(yīng)的給出了信號輸入過程中七段譯碼器的各種顯示。 ARCHITECTURE ART OF BCD7 IS BEGIN LED=0111111 WHEN BCD=0000 ELSE 對照七段字形顯示譯碼器真值表 0000110 WHEN BCD=0001 ELSE 1011011 WHEN BCD=0010 ELSE 1001111 WHEN BCD=0011 ELSE 1100110 WHEN BCD=0100 ELSE 1101101 WHEN BCD=0101 ELSE 1111101 WHEN BCD=0110 ELSE 0000111 WHEN BCD=0111 ELSE 1111111 WHEN BCD=1000 ELSE 1101111 WHEN BCD=1001 ELSE 0000000。 BCD輸入信號 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 USE 。 元件引用例示 END ART。 元件引用例示 U3:CB10 PORT MAP(CLK3,EN,CLR,QC)。 U1:CB10 PORT MAP(CLK,EN,CLR,QA)。 CLK3=NOT QB(3)。 SIGNAL CLK4: STD_LOGIC。 SIGNAL CLK2: STD_LOGIC。 COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 結(jié)果輸出信號 END。 計(jì)數(shù)選通控制信號 CLR: IN STD_LOGIC。 ENTITY COUNT IS PORT(CLK: IN STD_LOGIC。 USE 。 程序主要講述了十進(jìn)制加法計(jì)數(shù)器的使用，在符合了一定的標(biāo)準(zhǔn)以后十進(jìn)制的使用，在計(jì)數(shù)器滿 9后清零。 END PROCESS。 END IF。139。) THEN 檢測是否允許計(jì)數(shù) IF COUNT10=1001 THEN COUNT10=0000。 計(jì)數(shù)器清零 ELSIF RISING_EDGE(CLK) THEN 檢測時鐘上升沿 IF(EN=39。139。 計(jì)數(shù)輸信號 END CB10。 ENTITY CB10 IS PORT(CLK,EN,CLR: IN STD_LOGIC。 USE 。 程序主要講述了由時鐘信號產(chǎn)生計(jì)數(shù)允許信號、清零信號和鎖存信號，而且限定了響應(yīng)時間為不超過 15s。 END PROCESS。 LOCK=Q(3) AND NOT(Q(2)) AND Q(1)。 END IF。139。)THEN 檢測時鐘上升沿 IF Q=1111THEN Q=0000。EVENT AND CLK=39。 ARCHITECTURE ART OF CTRL IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。 計(jì)數(shù)允許信號 CLR: OUT STD_LOGIC)。 系統(tǒng)時鐘 LOCK: OUT STD_LOGIC。 USE 。 第四章 各功能模塊基于 VHDL 的設(shè)計(jì) 第一節(jié) 時基產(chǎn)生與測頻時序