【正文】 綜合器和適配器生成最終目標器 件。 四 軟件組成 MAX+PLUSⅡ 軟件采用模塊化結構，包括設計輸入、項目處理、項目校驗和器件編程 4個部分，所有這些部分都集成在一個可視化的操作環(huán)境下。另外，還可以利用第三方 EDA 工具生成的網表文件輸入 (二 ) 項 目處理 設計處理的任務就是對項目進行編譯（ Compile），編譯實際就是將設計者編寫的設計改為可以用于生產的“語言”。 MAX+PLUSⅡ 提供的編譯軟件，只需簡單的操作 。如果發(fā)現了錯誤，則應對設計輸入進行部分修改直至無誤。 五 設計流程 使用 MAX+PLUSⅡ 進行可編程邏輯器件開發(fā)主要包括 4個階段：設計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖 第三章 系統分析 第一節(jié) 數字頻率計的設計任務及要求 設計一個四位十進制的 數字頻率計，要求具有以下功能： (一 ) 測量范圍： 1Hz～ 10kHz。 (三 ) 響應時間 ? 15s。 設計要求 設計輸入 編譯處理 驗證 器件編程 器件測試 系統產品 設計修改 圖 設計流程圖 (五 ) 具有記憶顯示的功能，即在測量的過程中不刷新數據，等數據過程結束后才顯示測量結果，給出待測信號的頻率值，并保存到下一次測量結束。當閘門門限的上升沿到來時，如果待測量信號的上升沿未到時兩組計數器也不計數，只有在待測量信號的上升沿到來時，兩組計數器才開始計數；當閘門門限的下降沿到來時，如果待測 量信號的一個周期未結束時兩組計數器也不停止計數，只有在待測量信號的一個周期結束時兩組計數器才停止計數。最大誤差為正負一個標準頻率周期，即Δ t=177。由于一般標準信號頻率都在幾十兆赫茲以上，因此誤差小于 106HZ。這時，計數器 1 和 2 分別對被測信號和標準頻率信號同時計數。由圖所示的測頻時序圖可見，GATE 的寬度和發(fā)生的時間都不會影響計數使能信號允許計數的周期總是恰好等于待測信號 XCLK 的完整周期，這正是確保 XCLK在任何頻率條件下都能保持恒定測量精度的關鍵。 第二節(jié) 模塊的劃分 根據 系統設計要求，系統設計采用自頂向下的設計方法，系統的組成框圖如圖 3. 1 所示，包括時基產生與測頻時序控制電路模塊，以及待測信號脈沖計數電路模塊和 鎖存與譯碼顯示控制電路模塊。 (二 ) 待測信號脈沖計數電路模塊 待測信號脈沖計數電路是對待測脈沖信號的頻率進行測量，它可由 4個十進制加法計數器組成，其中 EN為計數選通控制信號，CLR 為計數器清零信號。如果計數選通控制信號 EN 的寬度為 1s， 那么計數結果就為待測信號的頻率；如果計數選通信號 EN 的寬度為 100ms，那么待測信號的頻率等于計數結果 ?10。 鎖存與譯碼顯示電路的功能是對四位 BCD 碼進行鎖存，并轉換為對應的 4 組七段碼，用于驅動數碼管。 操作是這樣的：用兩個寄存器，一個 32bit，一個 40bit，分別存 bin碼和有待實現的 bcd碼。同時，將 BCD的 40位寄存器按每四位劃成一塊，我們稱之為個十百千好了。 bin[31]（ bin是 bin[31:0]）移入 bcd[0]。 5（按二進制換十進制那樣換算），如果是，加 3。 第三節(jié) 設計分析 一 測頻模塊邏輯結構 利用 VHDL 程序設計的測頻模塊邏輯結構如圖所示，其中有關的接口信號規(guī)定如下： ① TP（ ）： TF=0 時等精度測頻； TF=1 時測脈寬； ② CLR/TRIG（ ）：當 TF=0 時系統全清零功能；當 TF=1 時CLRTRIG 的上跳沿將啟動 CNT2 ，進行脈寬測試計數； ③ ENDD （ ）：脈寬計數結束狀態(tài)信號， ENDD=1 計數結束； ④ CHOICE（ ）：自校 /測頻選擇， CHOICE=1 測頻； CHOICE=0自校； ⑤ START（ ）：當 TF=0 時，作為預置門閘，門寬可通過鍵盤由單片機控制， START=1 時預置門開；當 TF=1 時， START 有第二功能，此時，當 START=0 時測負脈寬，當 START=1 時測正脈寬。 ⑥ EEDN（ ）：等精度測頻計數結束狀態(tài)信號， EEND=0 時計數結束。 C H K FF INC H O ISF O U TF INS T A R TC L RF S DC L K 1E E N DC L K 2C L R CC L RC L KQ [3 1 ..0 ]C N T 1Q 1 [3 1 ..0 ]Q 2 [3 1 ..0 ]S E L [2 ..0 ]O O [7 ..0 ]C L RQ [3 1 ..0 ]C N T 2C L KC L RS T A R TF IN P U LE N D DC O N T R L2C L K 2F S DC N LP U LC L K O U TG A T EF IN C O N T R LD S E L2 4427O U T P U T4 1E E N D9O U T P U T4 2O O [7 ..0 ]O U T P U T4 3E N D D61 01 41 5C H E KFF IN P U TC H O IC EIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CS T A R TC L R T R IGF S T DS E L [2 ..0 ]T F1 81 61 71 92 08 圖 測頻模塊邏輯圖 二 各模塊功能和工作步驟如下 ： （一） 測頻 /測 周期的實現 被測信號脈沖從 CONTRL 模塊的 FIN 端輸入，標準頻率信號從CONTRL 的 FSD 端輸入， CONTRL 的 CLR 是此模塊電路的工作初始化信號輸入端。 ② 由 預置門控信號將 CONTRL 的 START 端置高電平，預置門開始定時，此時由被測信號的上沿打開計數器 CNT1 進行計數，同時使標準頻率信號進入計數器 CNT2。 ④ 計數結束后， CONTRL 的 EEND 端將輸出低電平來指示測量計數結束，單片機得到此信號后，即可利用 ADRC（ ）， ADRB（ ）， ADRA（ ）分別讀回 CNT1 和 CNT2 的計數 值，并根據精度測量公式進行運算，計算出被測信號的頻率或周期值。 圖 測頻與測周期控制部分電路D QCCLRCFSDCLK2EENDCLK1CLRSTARTFIN 圖 測頻與測周期控制部分電路 計數部件設計 圖中的 計數器 CNT1/CNT2 是 32 位二進制計數器，通過 DSEL模塊的控制，單片機可分 4次將其 32 位數據全部讀數。該信號的上沿和下沿信號對應于未經處理時的被測信號 50%幅度時的上沿和下沿 .被測信號從 FIN端輸入 ,CLR為初始化信號 START 為工作使能信號 .CONTRL2 模塊的 PUL 端與 GATE 的輸入端 PUL 連接 . 圖 脈沖寬度測量原理圖FINSTART CLRD QCVCCD QCVCCD QCCONTRL2VCCENDDPUL23PLENDGT 圖 脈沖 寬度測量原理圖 測量脈沖寬度的工作步驟如下 : ① 向 CONTRL 的 CLR 端送一個脈沖以便進行電路的工作狀態(tài)初始化 . ② 將 GATE的 CNL端置高電平 ,表示開始脈沖寬度測量 ,這時 CNT2的輸入信號為 FSD. ③ 在