【正文】 控制電路模塊的 VHDL 源程序 程序 LIBRARY IEEE。 VV C Cabcdefgdpc o mafeg bcd dp12345678abcdefgdpU 11D P YR 11 k ?Q0Q1Q2Q3Q4Q5Q6Q7A BCLKMR3 4 5 6 10111213dpg f e d c b a1 2R X DTX D74 LS 164abcdefgdpc o mafeg bcd dp12345678abcdefgdpU 12D P YR 21 k ?Q0Q1Q2Q3Q4Q5Q6Q7A BCLKMR3 4 5 6 10111213dpg f e d c b a1 274 LS 164abcdefgdpc o mafeg bcd dp12345678abcdefgdpU 13D P YR 31 k ?Q0Q1Q2Q3Q4Q5Q6Q7A BCLKMR3 4 5 6 10111213dpg f e d c b a1 274 LS 164abcdefgdpc o mafeg bcd dp12345678abcdefgdpU 17D P YR 71 k ?Q0Q1Q2Q3Q4Q5Q6Q7A BCLKMR3 4 5 6 10111213dpg f e d c b a1 274 LS 164abcdefgdpc o mafeg bcd dp12345678abcdefgdpU 18D P YR 81 k ?Q0Q1Q2Q3Q4Q5Q6Q7A BCLKMR3 4 5 6 10111213dpg f e d c b a1 274 LS 164U 1 U 2 U 3 U 7 U 8＋ 5 VV C C8 9 8 9 8 9......8 9 8 9＋ 5 圖 顯示電路圖 這種顯示方式不僅占用單片機(jī)端口少，而且充分利用了單片機(jī)的資源，容易掌握其編碼規(guī)律，簡(jiǎn)化了軟件編程，在實(shí)驗(yàn)過程中，也體現(xiàn)出較高的可靠性。 （三） 脈沖寬度測(cè)量和占空比測(cè)量模塊設(shè)計(jì) 根據(jù)上述脈寬測(cè)量原理，設(shè)計(jì)如圖（ CONTRL）所示的電路原理示意圖。 （二） 控制部件設(shè)計(jì) 如圖所示，當(dāng) D 觸發(fā)器的輸入端 START 為高電平時(shí)，若 FIN端來一個(gè)上升沿，則 Q端變?yōu)楦唠娖?，?dǎo)通 FINCLK1和 FSDCLK2，同時(shí) EEND 被置為高電平作為標(biāo)志；當(dāng) D 觸發(fā)器的輸入端 START為低電平時(shí)，若 FIN 端輸入一個(gè)脈沖上沿，則 FINCLK1 與FSDCLK2 的信號(hào)通道被切斷。 ③ 預(yù)置門定時(shí)結(jié)束信號(hào)把 CONTRL 的 START 端置為低電平（由單片機(jī)來完成），在被測(cè)信號(hào)的下一次脈沖的上沿到來時(shí)， CNT1 停止計(jì)數(shù)，同時(shí)關(guān)斷 CNT2 對(duì) FS 的計(jì)數(shù)。在進(jìn)行頻率或周期測(cè)量時(shí)，其工作步驟如下： ① 令 TF=0，選擇等精度測(cè)頻，然后再 CONTRL 的 CLR 端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。 ⑦ SEL[]（ ， ， ）：計(jì)數(shù)值讀出選通控制；當(dāng)SEL[]=“ 000”，“ 001” , “ 010”... “ 111”時(shí)，將 CNT1，CNT2 的計(jì)數(shù)值分 8次，每次讀出 8位，并傳達(dá)到單片機(jī)的 P0口。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。 1， 2直到全部 移進(jìn)去 。這樣， bin[31]就變成了原來的 bin[30]， bin[0]=0。但記住，個(gè)，十，百，千 等 都有 4個(gè) bit位。接下來，逐位將 BIN的最高位移入 BCD的最低位。 四 Bin 轉(zhuǎn) BCD 碼模塊 由于要求數(shù)碼管 10 進(jìn)制輸出，因此需要一個(gè)二進(jìn)制轉(zhuǎn) bcd 碼的模塊 。 (三 ) 鎖存與譯碼顯示控制電路模塊 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路 待測(cè)信號(hào) 脈沖計(jì) 數(shù)電路 鎖存與譯碼顯示電路 EN CLR LOCK q[0:15] z1[0:6] z2[0:6] z3[0:6] z4[0:6] 待測(cè)信號(hào) F_IN 標(biāo)準(zhǔn)時(shí)鐘 CLK 圖 數(shù)字頻率計(jì)的組成框圖 鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測(cè)量過程中不刷新新的數(shù)據(jù)，直到測(cè)量過程結(jié)束后，鎖存顯示測(cè)量結(jié)果，并且保存到下一次測(cè)量結(jié)束。在計(jì)數(shù)器清零信號(hào) CLR 清零后，當(dāng)計(jì)數(shù)選通控制信號(hào) EN 有效時(shí)，開始對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。 (一 ) 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路的主要產(chǎn)生計(jì)數(shù)允許信號(hào) EN、清零信號(hào) CCLR 和鎖存信號(hào) LOCK。因?yàn)?，此時(shí) GATE 的寬度 Tc 改變以及隨機(jī)的出 現(xiàn)時(shí)間造成的誤差最多只有基準(zhǔn)時(shí)鐘 BCLK 信號(hào)的一個(gè)時(shí)鐘周期。當(dāng)Tc秒過后，預(yù)置門控信號(hào)被 D 觸發(fā)器置為低電平，但此時(shí) 2 個(gè) 32 bit 的計(jì)數(shù)器仍然沒有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到 來時(shí)，才通過 D觸發(fā)器將這 2個(gè)計(jì)算器同時(shí)關(guān)閉。 考慮到精度問題這次我們選 擇了等精度方法，具體實(shí)現(xiàn)邏輯框圖如圖一 圖一 首先按鍵發(fā)出一個(gè)清零信號(hào) CLR，使 2 個(gè) 32 bit 的計(jì)數(shù)器和 D 觸發(fā)器置 0，然后按鍵再發(fā)出允許測(cè)頻命令，即使預(yù)置門控信號(hào) GATE 為高電平，這時(shí)D 觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過時(shí)， Q 端才被置 1，即使計(jì)數(shù)器 1 和計(jì)數(shù)器 2 的 EN 同時(shí)為 1，將啟動(dòng)計(jì)算器計(jì)數(shù)，系統(tǒng)進(jìn)入計(jì)算允許周期。 1/f0。這 樣就克服了待測(cè)量信號(hào)的脈沖周期不完整的問題，其誤差只由標(biāo)準(zhǔn)頻率信號(hào)產(chǎn)生， 與待測(cè)量信號(hào)的頻率無關(guān)。 等精度測(cè)量法 等精度測(cè)量法的機(jī)理是在標(biāo)準(zhǔn)頻率比較測(cè)量法的基礎(chǔ)上改變計(jì)數(shù)器的計(jì)數(shù)開始和結(jié)束與閘門門限的上升沿和下降沿的嚴(yán)格關(guān)系 。 (四 ) 顯示時(shí)間不少于 1s。 (二 ) 測(cè)量誤差 ? 1%。 (四 ) 器件編程 MAX+PLUSⅡ 通過編程器（ Device Programmer） 將編譯器生成的編程文件編程或配置到 Altera CPLD 器件中，然后加入實(shí)際激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查是否達(dá)到了設(shè)計(jì)要求？ 在設(shè)計(jì)過程中，如果出現(xiàn)錯(cuò)誤，則需要重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過程。 (三 ) 項(xiàng)目校驗(yàn) MAX+PLUSⅡ 提供的設(shè)計(jì)校驗(yàn)過程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無誤，要再用專用軟件進(jìn)行仿真。編譯器通過讀入設(shè)計(jì)文件并產(chǎn)生用于編程、仿真和定時(shí)分析的輸出文件來完成編譯工作。 (一 ) 設(shè)計(jì)輸入 MAX+PLUSⅡ 的設(shè)計(jì)輸入方法有多種，主要包括文本設(shè)計(jì)輸入、原理圖輸入、波形設(shè)計(jì)輸入等多種方式。