【正文】 采用 VDHL 編程設(shè)計實現(xiàn)的數(shù)字頻率計 , 除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外 , 其余全部在一片 FPGA 芯片上實現(xiàn) , 整個設(shè)計過程變得十分透明、快捷和方便。采用先進的 CPLD（復(fù)雜可編程邏輯器件）取代傳統(tǒng)的標準集成電路、接口電路也是電子技術(shù)發(fā)展的必然趨勢。 隨著電子技術(shù)的高速發(fā)展， CPLD 的出現(xiàn)以其高速、高可靠性、串并行工作方式等突出優(yōu)點在電子設(shè)計中廣泛應(yīng)用，并代表著未來 EDA 設(shè)計的方向?？梢哉f EDA 產(chǎn)業(yè)已經(jīng)成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 FPGA 的基本特點主要有： 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。其三是閱讀方便。 與傳統(tǒng)的電路原理圖相比，使用 VHDL 源程序有 許多好處：其一是資料量小，便于保存。而利用VHDL 語言設(shè)計硬件電路時，就可以使設(shè)計者免除編寫邏輯表達式或真值表之苦，從而大大縮短了設(shè)計的周期。 四 .降低了硬件電路設(shè)計難度。 在系統(tǒng)設(shè)計過程中要進行三級仿真。 利用 VHDL 語言設(shè)計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設(shè)計需要，自行利用 PLD 設(shè)計自用的 ASIC 芯片，而無須受通用元器 件的限制。第三層次是邏輯綜合。在設(shè)計的過程中，對系統(tǒng)自上而下分成三個層次進行設(shè)計： 第一層次是行為描述。 當(dāng)電路系統(tǒng)采用 VHDL 語言設(shè)計其硬件時，與傳統(tǒng)的電路設(shè)計方法相比較，具有如下的特點： 一． 采用自上而下的設(shè)計方法。 第二 章 VHDL 程序語言和 FPGA 簡介 一 VHDL 程序語言介紹 : VHDL 語言描述能力強，覆蓋面廣，抽象能力強，可讀性好，既能被人容易讀懂又能被計算機識別。一般取 1s 作為閘門時間。閘門時間越長，得到的頻率值就越準確，但閘門時間越長，則每測一次頻率的間隔就越長。頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。 第 三 節(jié) 設(shè)計原理 眾所周知，頻率信號易于傳輸，抗干擾性強，可以獲得較好的測量精度。 本數(shù)字頻率計的設(shè)計思路是： (一 ) 根據(jù)頻率計的測頻原理，可以選擇合適的時基信號對輸入被測信號脈沖進行計數(shù)，實現(xiàn)測頻的目的。所以我們必須很重視當(dāng)前的情況，學(xué)習(xí)發(fā)達國家的先進技術(shù)以發(fā)展本國的產(chǎn)業(yè)。數(shù)字頻率計已是現(xiàn)在頻率計發(fā)展的方向 ,它不僅可以很方便的讀數(shù) ,而且還可以使頻率的測量范圍和測量準確度上都比模擬先進 .而且頻率計的使用已是很多的方面 ,數(shù)字衛(wèi)星、數(shù)字通訊等高科技的領(lǐng)域都 有應(yīng)用，今天數(shù)字頻率計的發(fā)展已經(jīng)不僅僅是一個小電子產(chǎn)品的發(fā)展也是整個民族乃至整個國家的發(fā)展，所以頻率計的發(fā)展是一個整體的趨勢。 不論從我們用的彩色電視機、電冰箱， DVD，還有我們現(xiàn)在家庭常用到的數(shù)字電壓表數(shù)字萬用表等等都包含有頻率計。多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信 息輸出顯示器反映到人們眼簾。 關(guān)鍵詞 ： VHDL 數(shù)字頻率計 EDA MAX+PLUSⅡ 第一章 概述 第一節(jié) 課題研究背景 數(shù)字頻率計是電子測量與儀表技術(shù)最基礎(chǔ)的電子儀表類別之一 , 數(shù)字頻率計是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器 ， 而且它是數(shù)字電壓必不可少的部件。仿真波形與分析結(jié)果表明，所設(shè)計的電路通過硬件仿真能夠滿足數(shù)字頻率計的功能要求，具有理論與實踐意義，實現(xiàn)了電子電路自動化 的過程。數(shù)字頻率計模塊劃分的設(shè)計具有相對獨立性，可以對模塊單獨進行設(shè)計、調(diào)試和修改，縮短了設(shè)計周期。摘 要 本文介紹了一種自頂向下分層設(shè)計多功能數(shù)字頻率計的設(shè)計方法。該頻率計采用 VHDL 硬件描述語言編程以 MAX+PLUSⅡ為開發(fā)環(huán)境，極大地減少了硬件資源的占用。該數(shù)字頻率計的測量范圍為 l0Hz～ 10MHz，響應(yīng)時間小于等于 15 秒；其測試結(jié)果由 4只七段數(shù)碼管穩(wěn)定顯示，測量誤差小于等于 1％ 。數(shù)字頻率計模塊劃分的設(shè)計具有相對獨立性，可以對模塊單獨進行設(shè)計、調(diào)試和修改，縮短了設(shè)計周期。當(dāng)今數(shù)字頻率計不僅是作為電壓表、計算機、天線電廣播通訊設(shè)備、工藝過程自動化裝置。集成數(shù)字頻率計由于所用元件少、投資少 ,體積小 ,功耗低 ,且可靠性高 ,功能強 ,易于設(shè)計和研發(fā) ,使得它具有技術(shù)上的實用性和應(yīng)用的廣泛性。現(xiàn)在頻率計已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。 而從民族產(chǎn)業(yè)上來說，我們在這種產(chǎn)業(yè)中還落后于西方發(fā)達國家，這將會關(guān)系到民族產(chǎn)業(yè)的興衰。 第二節(jié) 設(shè)計概述 所謂頻率，就是周期信號在單位時間（ 1s）里變化的次數(shù)。 (二 ) 根據(jù)數(shù)字頻率計的基 本原理，本文設(shè)計方案的基本思想是分為三個模塊來實現(xiàn)其功能，即時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊，并且分別用 VHDL 對其進行編程，實現(xiàn)計數(shù)電路、鎖存電路、顯示電路等。因此，頻率檢測是電子測量領(lǐng)域最基本的測量之一。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù)，即閘門時間為 1s。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。 數(shù)字頻率計的關(guān)鍵組成部分包括測頻控制信號發(fā)生器、計數(shù)器、鎖存器、譯碼驅(qū)動電路和顯示電路，其原理框圖 如圖 1. 1所 示。 VHDL 語言中設(shè)計實體，程序包，涉及 庫，為設(shè)計人員重復(fù)利用別人的設(shè)計提供了技術(shù)手段。 即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計的內(nèi)容細化，最后完成系統(tǒng)硬件的整體設(shè)計。第二層次是 RTL 方式描述。 二 .系統(tǒng)可大量采用 PLD 芯片。 計數(shù)器 鎖存器 譯碼驅(qū)動電路 數(shù)碼管顯示 測頻控制信號發(fā)生器 圖 原理框圖 待測信號 三 .采用系統(tǒng)早期仿真。這三級仿真貫穿系統(tǒng)設(shè)計的全過程，從而可 以在系統(tǒng)設(shè)計的早期發(fā)現(xiàn)設(shè)計中存在的問題，大大縮短系統(tǒng)設(shè)計的周期 。 在傳統(tǒng)的設(shè)計方法中，往往要求設(shè)計者在設(shè)計電路之前寫出該電路的邏輯表達式或真值表（或時序電路的狀態(tài)表）。 五 .主要設(shè)計文件是用 VHDL 語言編寫的源程序。其二是可繼承性好。 二 FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 三 VHDL 在 FPGA 中的運用 近 30 年來，由于微電子學(xué)和計算機科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計自動化 )行業(yè)帶來了巨大的變化。就 FPGA 和 CPLD 開發(fā)而言，比較流行的 HDL 主要有 Verilog HDL、 VHDL、 ABELHDL和 AHDL 等，其中 VHDL 和 Verilog HDL 因適合標準化的發(fā)展方向而最終成為 IEEE 標準。 CPLD 的設(shè)計采用了高級語言（如 VHDL 語言），進一步打破了軟硬件之間的界限，加速了產(chǎn)品的開發(fā)過程。 EDA(電子設(shè)計自動化 ) 代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向 ,它的基本特征是 :設(shè)計人員按照“自頂向下”的設(shè)計方法 ,對整個系統(tǒng)進行方案設(shè)計和功能劃分 ,系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路 (ASIC) 實現(xiàn) ,然后采用硬件描述語言(HDL) 完成系統(tǒng)行為級設(shè)計 ,最后通過