課程設(shè)計(jì)-頻率測量儀設(shè)計(jì)(參考版)
2025-01-16 19:00本頁面
【正文】 。本文的設(shè)計(jì)工作能作為電子測量與儀表技術(shù)的基礎(chǔ)，為計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域提供較好的參考。結(jié)論本設(shè)計(jì)采用EDA技術(shù)，利用測頻法的原理和VHDL語言，采用自頂向下的設(shè)計(jì)方法，實(shí)現(xiàn)了1Hz～10kHz測量范圍的四位十進(jìn)制的數(shù)字頻率計(jì)，并在MAX+PLUSⅡ軟件平臺(tái)下對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行的了編譯和時(shí)序仿真。 鎖存與譯碼顯示控制模塊的仿真 鎖存與譯碼顯示控制電路的仿真圖 ，給人第一感覺很繁瑣，但是聯(lián)系程序再看圖就可以很輕松的清楚程序中之前還存在的疑惑也將圖從而理解透徹。二 待測信號(hào)脈沖計(jì)數(shù)器的仿真 測信號(hào)脈沖計(jì)數(shù)器的仿真 ，以圖文的形式更直接的表現(xiàn)了信號(hào)脈沖的計(jì)數(shù)值，簡介明了。第五章 數(shù)字頻率計(jì)波形仿真第一節(jié) 時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的仿真 時(shí)基產(chǎn)生與測頻時(shí)序控制模塊的仿真圖圖5. 2 時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的仿真圖的詳細(xì) ，很鮮明的給出了時(shí)鐘信號(hào)與計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)的關(guān)系，而圖5. 2更加詳細(xì)的給出了計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)與變量Q之間所存在的相對(duì)應(yīng)的關(guān)系。 元件引用例示 U3:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS,Z1,Z2,Z3,Z4)。 U1:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS)。 LOCKT=LOCKS。END COMPONENT。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END COMPONENT。COMPONENT COUNT 元件COUNT引用說明語句 PORT(CLK,EN,CLR: IN STD_LOGIC。 EN,LOCK,CLR: OUT STD_LOGIC)。 SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0)。END PINLVJI。 ENT,LOCKT,CLRT: BUFFER STD_LOGIC。USE 。 程序主要講述了調(diào)用七段譯碼器的顯示，將輸入的信號(hào)經(jīng)過譯碼之后在七段譯碼器上進(jìn)行顯示。 元件引用例示 U3: BCD7 PORT MAP(QDL,LEDD)。 元件引用例示 U1: BCD7 PORT MAP(QBL,LEDB)。 END PROCESS。 QDL=QD。 QBL=QB。139。 BEGIN PROCESS(LOCK) BEGIN IF(LOCK39。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。ARCHITECTURE ART OF LOCK IS SIGNAL QAL,QBL,QCL,QDL: STD_LOGIC_VECTOR(3 DOWNTO 0)。 LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。ENTITY LOCK IS PORT(LOCK: IN STD_LOGIC。二 鎖存與譯碼顯示控制模塊的VHDL源程序LIBRARY IEEE。END ART。 七段譯碼輸出信號(hào)END。ENTITY BCD7 IS PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。第三節(jié) 鎖存與譯碼顯示控制電路模塊的VHDL源程序一 譯碼顯示電路的VHDL源程序LIBRARY IEEE。 元件引用例示 U4:CB10 PORT MAP(CLK4,EN,CLR,QD)。 元件引用例示 U2:CB10 PORT MAP(CLK2,EN,CLR,QB)。 CLK4=NOT QC(3)。 BEGIN CLK2=NOT QA(3)。 SIGNAL CLK3: STD_LOGIC。 計(jì)數(shù)輸出信號(hào) END COMPONENT。ARCHITECTURE ART OF COUNT IS COMPONENT CB10 元件CB10引用說明語句 PORT(CLK,EN,CLR: IN STD_LOGIC。 計(jì)數(shù)器清零信號(hào) QA,QB,QC,QD: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 待測時(shí)鐘信號(hào) EN: IN STD_LOGIC。USE 。二 待測信號(hào)脈沖計(jì)數(shù)器的VHDL源程序LIBRARY IEEE。END ART。 END IF。 允許計(jì)數(shù) END IF。 計(jì)數(shù)值滿9清零 ELSE COUNT10=COUNT10+39。139。 THEN COUNT10=0000。ARCHITECTURE ART OF CB10 IS 結(jié)構(gòu)體 BEGIN PROCESS(CLK,CLR,EN) BEGIN IF CLR=39。 COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。USE 。第二節(jié) 待測信號(hào)脈沖計(jì)數(shù)電路模塊的VHDL源程序一 十進(jìn)制加法計(jì)數(shù)器的VHDL源程序LIBRARY IEEE。END ART。 CLR=Q(3) AND Q(2) AND NOT(Q(1))。 EN=NOT Q(3)。
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