eda課程設(shè)計(jì)-gsm通訊機(jī)的vhdl設(shè)計(jì)及仿真-資料下載頁(yè)
2025-08-24 08:43本頁(yè)面
【導(dǎo)讀】論知識(shí)和實(shí)驗(yàn)技能。獨(dú)立完成查找資料，選擇方案，設(shè)計(jì)電路，安裝調(diào)試，分。析結(jié)果，撰寫(xiě)報(bào)告等工作。使學(xué)生進(jìn)一步理解所學(xué)本課程的內(nèi)容，初步掌握模。聯(lián)系實(shí)際提高和培養(yǎng)學(xué)生的分析、解決實(shí)際問(wèn)題的能力，創(chuàng)新能力及動(dòng)手能力，為后續(xù)課程的學(xué)習(xí)、畢業(yè)設(shè)計(jì)、畢業(yè)后的工作打下基礎(chǔ)。最大可編程邏輯器件的供應(yīng)商之一。Max+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)。界最易用易學(xué)的EDA軟件。在Max+plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)。序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Exemplarlogic，MentorGraphics，Synplicty，Viewlogic和其它公司所提供的EDA工具。、與結(jié)構(gòu)無(wú)關(guān)，Max+plusⅡ系統(tǒng)的核心Complier支持Altera公司的。環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。、豐富的設(shè)計(jì)庫(kù)，Max+plus. 、Opencore特征，Max+plusⅡ軟件具有開(kāi)放核的特點(diǎn)，允許設(shè)計(jì)。人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。
【正文】 16 :=0。 RGB_DATA:out std_logic_vector (2 downto 0))。 end entity。 architecture a16x12 of CONTENT is type line_type is array(0 to 19) of integer range 0 to 127。 type data_type is array(0 to 14) of line_type。 type pix_all_type is array (0 to 127) of std_logic_vector (0 to 255)。 type invert_line_type is array(0 to 19) of bit。 type invert_data_type is array(0 to 14) of invert_line_type。 signal data :data_type。 signal invert_data:invert_data_type。 constant pix_all:pix_all_type:=( 65=X00000100028002800440044008200FE0101010102020701C0000000000000000, 66=X00001FE008100810081008200FC008202020081008101FE00000000000000000, 67=X000007C008202010100010001000100010001010082020C00000000000000000, begin process (clk) variable color:std_logic_vector (2 downto 0):=000。 variable t:integer range 0 to 10000000 :=0。 沈 陽(yáng) 大 學(xué) 課程設(shè)計(jì)說(shuō)明書(shū) begin if rising_edge(clk) then if t=10000000 then t:=0。 if color=111 then color:=001。 else color:=color+1。 end if。 else t:=t+1。 end if。 if pix_all(data(DIV_Y)(DIV_X))(Y*16+X)=39。039。 then RGB_DATA=000。 else if invert_data(DIV_Y)(DIV_X)=39。139。 then RGB_DATA=color。 else RGB_DATA=39。039。amp。pix_all(data(DIV_Y)(DIV_X))(Y*16+X)amp。39。139。 end if。 end if。 end if。 end process。 end architecture。 分別對(duì) VGA、 VGA_DIV、 CONTENT 的源程序進(jìn)行編譯仿真得到其原理圖。 圖 8VGA原理圖 沈 陽(yáng) 大 學(xué) 課程設(shè)計(jì)說(shuō)明書(shū) 圖 9 對(duì) VGA源程序的仿真結(jié)果圖 圖 10 得到的 VGA_DIV、 CONTENT 原理圖 模塊 5：整個(gè) 系統(tǒng) 圖 11 整個(gè) GSM 通訊機(jī)原理圖 沈 陽(yáng) 大 學(xué) 課程設(shè)計(jì)說(shuō)明書(shū) 如圖，為使系統(tǒng)各模塊關(guān)系更加清楚，我們將各個(gè)模塊創(chuàng)建為符號(hào)文件，并在 bdf 文件中指定連接關(guān)系。 通過(guò)這次 EDA技術(shù)及應(yīng)用 課程設(shè)計(jì)，加強(qiáng)了我們動(dòng)手能力，提高了我們的思考和解決問(wèn)題的思維。此次設(shè)計(jì)我們選用的是 MAX+plusII 軟件，在整個(gè)設(shè) 計(jì)過(guò)程中整個(gè)小組的同學(xué)團(tuán)結(jié)一致和互幫互助，遇到了很多問(wèn)題，有時(shí)心里想著這樣的接法可以行得通，但實(shí)際進(jìn)行運(yùn)行仿真時(shí) ，總是實(shí)現(xiàn)不了，但最終通過(guò)我們自己的努力解決了這些問(wèn)題，我們受益匪淺。做課程設(shè)計(jì)同時(shí)也是對(duì)課本知識(shí)的鞏固和加強(qiáng)，由于課本上的知識(shí)太多，平時(shí)課間的學(xué)習(xí)并不能很好的理解和運(yùn)用各個(gè)元件的功能，而且考試內(nèi)容有限，所以在這次課程設(shè)計(jì)過(guò)程中，我們了解了很多元件的功能，并且對(duì)于其在電路中的使用有了更多的認(rèn)識(shí)。平時(shí)看課本時(shí)，有時(shí)問(wèn)題老是弄不懂，做完課程設(shè)計(jì)，那些問(wèn)題就迎刃而解了。而且還可以記住很多東西，比如一些引腳的初始化過(guò)程，通過(guò)動(dòng)手實(shí)踐讓我們對(duì)各個(gè)元件映象深刻。認(rèn)識(shí)來(lái)源于實(shí)踐，實(shí)踐是認(rèn)識(shí)的動(dòng)力和最終目的，實(shí)踐是檢驗(yàn)真理 的唯一標(biāo)準(zhǔn)。所以這個(gè)期末測(cè)試之后的課程設(shè)計(jì)對(duì)我們的作用是非常大的。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)， 同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。同時(shí)，我也學(xué)到了很多課內(nèi)學(xué)不到的東西，比如獨(dú)立思考解決問(wèn)題，出現(xiàn)差錯(cuò)的隨機(jī)應(yīng)變，和與人合作共同提高。在這次數(shù)字電子課程設(shè)計(jì)過(guò)程中，我們學(xué)會(huì)使用 MAX+plusII 軟件設(shè)計(jì)電路并運(yùn)行仿真，讓我們的動(dòng)手能 力得到很大的提高，增加了我們的學(xué)習(xí)興趣。 [1]譚會(huì)生 ,瞿逐春 .EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 [M].西安 :西安電子科技大學(xué)出版社 .:2— 96. 沈 陽(yáng) 大 學(xué) 課程設(shè)計(jì)說(shuō)明書(shū) [2] 譚會(huì)生 ,張昌凡 .EDA 技術(shù)及應(yīng)用 [M].西安 :西安電子科技大學(xué)出版社 .:192— 193. [3]江國(guó) 強(qiáng) .EDA技術(shù)與應(yīng)用 [M].北京：電子工業(yè)出版社 .:55— 126. [4]付家才 .EDA工程實(shí)踐技術(shù) [M].北京：化學(xué)工業(yè)出版社 .:78— 101. [5]姜雪松 ,吳鈺淳 .VHDL 設(shè)計(jì)實(shí)力例子及仿真 [M].北京：機(jī)械工業(yè)出版社 .— 109. [6] 平均芬 .硬件描述語(yǔ)言 VHDL 在 EDA 仿真中的應(yīng)用 [J].現(xiàn)代電子技術(shù) .： 67— 78. [7]李邦軍 .基于 VHDL 設(shè)計(jì)的綜合實(shí)例 [J].紅外與激光工程 . (3): 356— 359. [8]邵清亮，張振川 .VHDL 設(shè)計(jì)電路優(yōu)化 [J].現(xiàn)代電子技術(shù) .： 98— 120. 沈 陽(yáng) 大 學(xué)
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