【導讀】而當今高性能的頻率源均通過直接數(shù)字頻率合成技術來實現(xiàn)。位噪聲低以及全數(shù)字化易于集成等優(yōu)點。本文首先對信號發(fā)生器以及DDS的發(fā)展和現(xiàn)狀進行了歸納敘述。再次通過對系統(tǒng)的分析，總結歸納出了系統(tǒng)的硬件結構，硬件。主要由FPGA芯片、數(shù)模轉換電路、幅度調節(jié)電路、功率放大電路和輸入、顯示電路組成。相位控制字使信號發(fā)生器的輸出改變。最后完成了軟件和硬件的設計和調試，對實驗樣機進。幅度為—設計要求。

　　

【正文】 后 輸 出移 相 前 輸 出圖 31 系統(tǒng)硬件總體設計框圖 本系統(tǒng)設計主要以 Altera公司的 FPGA芯片為核心，結合數(shù)模轉換器、幅度調節(jié)電路及功率放大電路，實現(xiàn) DDS的數(shù)據(jù)處理，完成諧波信號的輸出，同時加上了一些外圍電路來完成數(shù)據(jù)的輸入、信息的顯示等功能。其工作過程是 ：首先用戶通過鍵盤向 FPGA芯片輸入控制字，同時 LED顯示輸入的數(shù)據(jù) ； 接著FPGA對接收到的控制字進行 DDS數(shù)據(jù)處理，并將波形幅值數(shù)據(jù)送到 D/A轉換器 ； 數(shù)據(jù)經過 D/A轉換后，再由幅度調節(jié)電路進行信號幅度的放大，最后由功率放大電路實現(xiàn)信號功率的放大。 FPGA 芯片 現(xiàn)場可編程邏輯器件 FPGA(Field Programmable Gates Array)是廣泛使用的超大規(guī)模和超高速的可編程邏輯器件，通過軟件實現(xiàn)硬件的功能，可反復擦除和編程，便于系統(tǒng)的維護和升級。 FPGA內部一般包括可編程邏輯模塊 CLB、可編程輸入輸出模塊 IOB和可編程內部連線，豐富的觸發(fā)器資源 有利于設計復雜的時序邏輯。這種可編程的內部結構使得人們在設計數(shù)字系統(tǒng)時。可以先把 FPGA焊接在印刷電路板上，然后再設計調試具體的電路硬件邏輯關系，而不必改變電 xx 大學學士學位論文 16 路板的結構，從很大程度上提高了數(shù)字系統(tǒng)設計的效率，縮短了開發(fā)周期，F(xiàn)PGA的這種功能稱為在系統(tǒng)配置。 Cyclone系列 FPGA器件基于 、 SRAM工藝制造，器件密度達到了 20200個邏輯單元，擁有 288K比特容量的片內 RAM，并提供了多個用來管理板級時鐘網絡的全功能鎖相環(huán)以及同工業(yè)標準外部存儲器件相連的專用 I/O接口。 Altrera的 Nios嵌入式處理器和豐富的 IP庫也可以用于 Cyclone器件的開發(fā)，該系列器件在設計之初就充分考慮了成本的節(jié)省，從而對價格敏感的應用提供了全新的可編程解決方案。 Altrera公司還提供了新的低成本串行配置器件，用來對 Cyclone器件進行配置。 Cyclone系列器件的主要特點如下： 291020200個邏輯單元； 294912比特 (36864字節(jié) )的 RAM空間； ； LVTTL、 VCMOS、 STL2和 SSTL3 I/O標準； 66/33MHz， 64/32位 PCI標準； (640Mb/s)LVDS I/O 接口； (311Mb/s)LVDS I/O接口； 311Mb/s RSDS I/O接口； 2個鎖相環(huán)，用于實現(xiàn)時鐘倍頻和相移等功能； 8個全局時鐘線并在每個 2AB行有 6個時鐘資源； ，包括 DDR SDRAM(133MHZ)、 FCRAM以及單倍 數(shù)據(jù) 速 (SDR)SDRAM等； ALTRERA公司及其第三方合作伙伴 (AMPP)提供的 IP功能模塊 [13]。 表 31 列出了 Cyclone 系列器件的性能特點： 表 31 Cyclone 系列器件特性 特性 EP1C3 EP1C6 EP1C12 EP1C20 邏輯單元 2910 5980 12060 20200 M4KRAM 塊 (128*36 位 ) 13 20 52 64 總 RAM 位 59904 92160 239616 294912 鎖相環(huán) (PLL) 1 2 2 2 最大用戶 I/O 引腳 104 185 249 301 本方案采用 Altera公司的 Cyclone系列 FPGA的 EPlCl2Q240C8N， 它的系統(tǒng)門密度為 300000， 邏輯單元數(shù)量為 12060，且內置 512K的 SRAM， 4M的 SDRAM以及 4M的 FLASH。 外部選用容量為 4M的 EPCS4作為專用程序配置芯片 ， 全部的邏輯控制與信號處理均由該芯片獨立完成 ， 最高達 600MHz的主頻以及專用的電路設計，保證了系統(tǒng)實時性的要求。 其電路圖如圖 32 所示。 xx 大學學士學位論文 17 圖 32 EP1C12Q240電路圖 數(shù)模 轉換電路 在 信號發(fā)生器 系統(tǒng)中， 數(shù)模 轉換器是至關重要的環(huán)節(jié)， 數(shù)模 轉換器的 精度將 直接影 響到系統(tǒng)的實用性 。在本系統(tǒng)中，數(shù)模轉換器將 FPGA芯片輸 出的數(shù)字信號轉換成模擬信號 。本系統(tǒng)中選用 THS5651A數(shù)模轉換器。 THS5651A是一款10位高速 D/A轉換芯片，其主要性能如下： COMMS DAC產品家族成員； ； ； ； ： 62dBc； /保持時間 lns； ： 2—20Ma； ； 3V和 5V兼容的 COMMS數(shù)字接口； Twos補碼輸入； ： 175mW/5V； ： 25mw/5V； THS5651A采用 28腳 SOIC和 TSSOP封裝，其引腳分布圖如圖 33 所示。 xx 大學學士學位論文 18 圖 33 THS5651A引腳圖 THS5651A各引腳功能定義 如 表 32 所示 。 表 32 THS5651A各引腳功能定義 引腳 I/O 功能 序號 符號 20 AGND I 模擬接地端返同內部模擬電路 24 AVDD I 模擬電源電壓正極 (—) 18 BIASJ O 全比例輸 出 電流偏壓 28 CLK I 外部脈沖輸入端，脈沖上升沿輸入 數(shù)據(jù)鎖存 19 COMPl I 補償和 去 耦 節(jié) 點，需要 AVDD端 23 COMP2 I 內部微型柵極電流節(jié)點，需要 AVDD端 1—10 D9—D0 I 數(shù)據(jù)位 1—10， D9是最高位 (MSB)D0是最低位 (LSB) 26 DGND I 數(shù)字接地返 回 內部數(shù)字邏輯電路 27 DVDD I 數(shù)字電源電壓 正 極 (—) 17 EXITO I/O 內部參考電壓無效時， EXTLO=AVDD，用作外部參考電壓輸出； EXTLO=AGND時，用作內部參考電壓輸出，用作輸出時 ，需要 耦電容接 AGND 16 EXITLO O 內部參考電壓接地，連接 AVDD，內部參考 電壓 無效 22 IOUTl O DAC電流輸出，當所有輸入位置 1時，為全比例電流 21 IOUT2 O 補償 DAC電流輸出，當所有輸入位置 0時，為全比例電流 25 MODE I 模式選擇端，內部 下 拉，如果引腳浮空或連接 DGND，模式 0被選中 11—14 NC N 不連接 15 SLEEP I 硬件異步斷電輸入端，高電平有效，內部下拉，需要 5us斷電， 3ms上電 xx 大學學士學位論文 19 幅度調節(jié)電路 由于該系統(tǒng)最終輸出信 號的幅度范圍很大 ()，而數(shù)字合成部分的輸出信號幅度僅為 (以輸出電流典型值 10mA外接電阻 50歐為準 )，達不到設計要求的動態(tài)范圍，因此需要對輸出信號進行幅度放大。 信號的放大電路由可控增益放大器 MAX439組成。 MAX439的主要性能特點是高精度低噪聲，尤其是在閉環(huán)增益為 5或更大時性能表現(xiàn)穩(wěn)定。 MAX439控制的增益倍數(shù)與其外圍電路有關，通過對電位器的調節(jié)可以實現(xiàn)對信號輸出幅度的調節(jié)。 在本系統(tǒng)中， MAX439的輸入端口 (IN+)接收來自 數(shù)模轉換 器的輸出信號。在這里， MAX439的輸入電 壓為 ，電壓放大后的最高值為 20V， MAX439的輸入電阻為 1K歐 ，由此可以計算得反饋電阻至少為 39K歐。 因此，采用 40K歐 的電位器對放大倍數(shù)進行調節(jié)。具體的電路連接如圖 34 所示。 圖 34 幅度調節(jié)電路原理圖 功率放大電路 由于本系統(tǒng)作為一個信號源，必須有較大的輸出功率才可應用到實際工程中。設計指標中要求該信號發(fā)生器的輸出功率達到 50W，然而幅度調節(jié)電路輸出的信號功率很小，不能滿足要求。因此，在幅度調節(jié)電路后面加上了功率放大電路，從而實現(xiàn)輸出信號功率的提高。由于本設計要實現(xiàn)的是輸出信號的 頻率在音頻頻率 20Hz—20KHz范圍內，故采用音頻功率放大器 LM3886擔任功率放大的任務。 LM3886是美國國家半導體有限公司推出的一款中功率、高性能音頻功率放大器。它采用 11腳 TO220封裝，并具有輸入靜音功能。其主要性能如下： 負載 為 4? ， Vcc=177。28V時，連續(xù)平均輸出功率 60W； 當 負載 為 8? ，Vcc=177。28V時，連續(xù)平均輸出功率 30W； 當 負載 為 8? ， Vcc=177。35V時，連續(xù)平均 xx 大學學士學位論文 20 輸出功率 50W。 150W。 20Hz—20KHz內，失真度 (THD+噪聲 )僅為 %。 ，互調失真僅為 %。 ，優(yōu)于 92dB，本底噪聲電平 [14]。 LM3886的最大特點是自身保護功能齊全，無需外接各種保護電路，它內含SPIKE(自身瞬時溫度 )保護電路，對輸出級晶體管的安全工作區(qū) (SOA)進行動態(tài)檢測和保護，從而全面實現(xiàn)過壓、欠壓、過載、輸出短路、熱失控和瞬時溫度沖擊等保護功能 。 諧波信號發(fā)生器功率放大模塊的電路原理圖如圖 35 所示。 圖 35 功率放大電路原理圖 xx 大學學士學位論文 21 電路的外圍元件作簡要的說明。 R47為輸入信號幅度控制電阻。 R48：防止在欠壓電路關閉時，由于電路的低輸入阻抗，造成電流從放大器的同相輸入端進入并通過負載，使系統(tǒng)掉電。 C6：降低放大器在高頻端的增益帶寬，防止輸出晶體管的準飽和振蕩。該電容也能抑制來自熒光燈等產生的外部電磁開關噪聲。 R4 C7為自舉電路，用于控制放大器的增益。 R50為靜音電阻， C9為靜音電容，設定開關靜音功能的較大的時間常數(shù)。 R5 R5 C10組成負反饋網絡，適當降低高頻增益，使得放大器頻響特性曲線平直。 R5 C11為阻抗補償，消除高頻自激，使輸出曲線高頻段平直穩(wěn)定。 R5 L4： 提供高頻高阻抗，電阻 R54可隔開較大的容性負載并降低由于容性負載造成的串聯(lián)諧振電路的Q值 。 在低頻時呈低阻抗，短路電阻 R54，有利于低頻諧波信號的通過 。 CC12為電源旁路和濾波電容。 LM3886電路的封裝型式有絕緣型和非絕緣型。由于 LM3886的輸出功率 較大，為了避免電路的管芯溫度過高而引起熱保護電路工作，在設計時采用了大功率散熱片來降低 LM3886的溫度。 時 鐘電路 晶振是晶體振蕩器的簡稱，在電氣上它可以等效成一個電容和一個電阻并聯(lián)再串聯(lián)一個電容的二端網絡，這個網絡有兩個諧振點，以頻率的高低分其中較低的頻率是串聯(lián)諧振，較高的頻率是并聯(lián)諧振。由于晶體自身的特性致使這兩個頻率的距離相當接近，在這個極窄的頻率范圍內，晶振等效為一個電感，所以只要晶振的兩端并聯(lián)上合適的電容它就會組成并聯(lián)諧振電路。這個并聯(lián)諧振電路加到一個負反饋電路中就可以構成正弦波振蕩電路，由于晶振等效為電感的頻率范圍很窄，所以即使其他元件的參數(shù)變化很大，這個振蕩器的頻率也不會有很大的變化。 DDS的基準 信號源決定于整個系統(tǒng)輸出的精確度和穩(wěn)定度，為保證輸出信號的精度和穩(wěn)定度，在本系統(tǒng)中采用了 TX2110作為 DDS的基準信號源，溫度補償晶體不隨溫度的改變而改變，而且精度和穩(wěn)定度是非常高，抗干擾也是比較好，使得整個系統(tǒng)輸出的頻率精確穩(wěn) 定[15]。 電源電路 在所設計的電路中用到了兩種電源， +5V和 +。選用 TI公司的 TPS70302電源管理芯片來設計電源模塊，該芯片具有兩路可調電壓輸出 Voutl和 Vout2，調節(jié)范圍為 — ， Voutl 輸出電流為 1A, Vout2 輸出電流為 2A, EP1C12Q240需要 ， THS5651A用 5V電壓供電，因此該芯片可以滿足要求，電源模塊電路連接圖如圖 36 所示。 xx 大學學士學位論文 22 圖 36 電源模塊電路連接圖 鍵盤輸入電路 在本系統(tǒng)中，波形控制數(shù)據(jù)通過鍵盤輸入，實現(xiàn)對諧波信號的頻率、相位的控制 。 由于 EP1C12Q240的 I/O借口足夠多 ，所以鍵盤輸入的電路可以簡單化。如圖 37 所示 。 其中 Key1—Key8為控制頻率的按鍵， Key1—Key8是從低位到高位的控制鍵。 Key9—Key16為控制相位的按鍵 ， Key8—Key16是從低位到高位的控制鍵。 圖 37 鍵盤輸入的原理圖 xx 大學學士學位論文 23 LED 顯示電路 數(shù)碼管由 8個發(fā)光二極管構成，通過不同的組合可用來顯示數(shù)字 0—字符A—F、 H、 L、 P、 R、 U、 Y、符號 “—”及小數(shù)點 “.”。數(shù)碼管分為共陰極和共陽極兩種結構。共陽極數(shù)碼管的 8個發(fā)光二極管的陽極連接在一起，通常，公共陽極接高電平 (一般接電源 )，其它管腳接段驅動電路輸出端。當某段驅動電路的輸出端為低電平時，則該端所連接的字段導通并點亮，根據(jù)發(fā)光字段的不同組合可顯示出各種數(shù)字或字符。共陰極數(shù)碼管的 8個發(fā)光二極管的陰 極連接在一起，通常，公共陰極接低電平 (一般接地 )，其它管腳接段驅動電路輸出端，當某段驅動電路的輸出端為高電平時，則該端