【正文】 ，低電平有效（見注釋2）18 VOUT LCD驅(qū)動電壓輸出端19 A VDD 背光源正端（+5V）（見注釋3）20 K VSS 背光源負(fù)端（見注釋3）注釋1：如在實際應(yīng)用中僅使用串口通訊模式，可將PSB接固定低電平，也可以將模塊上的J8和“GND”用焊錫短接。注釋2：模塊內(nèi)部接有上電復(fù)位電路，因此在不需要經(jīng)常復(fù)位的場合可將該端懸空。注釋3：如背光和模塊共用一個電源，可以將模塊上的JA、JK 用焊錫短接。 控制器接口信號說明RS，R/W 的配合選擇決定控制界面的4 種模式：RSR/W功能說明LLMPU寫指令到指令暫存器（IR）LH讀出忙標(biāo)志（BF）及地址計數(shù)器（AC）的狀態(tài)HLMPU寫入數(shù)據(jù)到數(shù)據(jù)暫存器（DR）HHMPU從數(shù)據(jù)暫存器（DR）中讀出數(shù)據(jù)表35 E信號E狀態(tài)執(zhí)行動作結(jié)果高低I/O緩沖DR配合/W進(jìn)行寫數(shù)據(jù)或指令高DRI/O緩沖配合R進(jìn)行讀數(shù)據(jù)或指令低/低高無動作表36 忙標(biāo)志:BF =1 表示模塊在進(jìn)行內(nèi)部操作,=0 時,模塊為準(zhǔn)備狀態(tài), RD 指令,可以將BF 讀到DB7 總線,從而檢驗?zāi)K之工作狀態(tài)。字型產(chǎn)生ROM（CGROM） 字型產(chǎn)生ROM（CGROM）提供8192 個此觸發(fā)器是用于模塊屏幕顯示開和關(guān)的控制。DFF=1 為開顯示（DISPLAY ON),DDRAM 的內(nèi)容就顯示在屏幕上，DFF=0 為關(guān)顯示（DISPLAY OFF)。DFF 的狀態(tài)是指令DISPLAYON/OFF和RST信號控制的。顯示數(shù)據(jù)RAM（DDRAM）模塊內(nèi)部顯示數(shù)據(jù)RAM 提供642 個位元組的空間，最多可控制4 行16 字（64 個字）的中文字型顯示，當(dāng)寫入顯示數(shù)據(jù)RAM 時，可分別顯示CGROM 與CGRAM 的字型；此模塊可顯示三種字型，分別是半角英數(shù)字型(16*8)、CGRAM 字型及CGROM 的中文字型，三種字型的選擇，由在DDRAM 中寫入的編碼選擇，在0000H—0006H 的編碼中（其代碼分別是0000、0000000006共4 個）將選擇CGRAM 的自定義字型，02H—7FH 的編碼中將選擇半角英數(shù)字的字型，至于A1 以上的編碼將自動的結(jié)合下一個位元組，組成兩個位元組的編碼形成中文字型的編碼BIG5（A140—D75F），GB（A1A0F7FFH）。字型產(chǎn)生RAM(CGRAM) 字型產(chǎn)生RAM 提供圖象定義(造字)功能, 可以提供四組1616 點的自定義圖象空間，使用者可以將內(nèi)部字型沒有提供的圖象字型自行定義到CGRAM 中，便可和CGROM 中的定義一樣地通過DDRAM 顯示在屏幕中。地址計數(shù)器AC 地址計數(shù)器是用來貯存DDRAM/CGRAM 之一的地址,它可由設(shè)定指令暫存器來改變，之后只要讀取或是寫入DDRAM/CGRAM 的值時，地址計數(shù)器的值就會自動加一，當(dāng)RS 為“0”時而R/W 為“1”時，地址計數(shù)器的值會被讀取到DB6——DB0 中。光標(biāo)/閃爍控制電路提供硬體光標(biāo)及閃爍控制電路，由地址計數(shù)器的值來指定DDRAM 中的光標(biāo)或閃爍位置。第四章 軟件設(shè)計l 軟件設(shè)計過程系統(tǒng)軟件部分主要包括了具有友好界面的操作菜單，各種信號的設(shè)置和控制。正弦波產(chǎn)生過程為：頻率設(shè)置，數(shù)據(jù)處理，然后控制DDS芯片完成各種頻率的正弦波產(chǎn)生；調(diào)幅波產(chǎn)生過程為：通過調(diào)制系數(shù)的設(shè)置，控制D/A轉(zhuǎn)換器輸出，可得到不同幅值的調(diào)制波，與載波相乘來實現(xiàn)調(diào)幅波的產(chǎn)生；PSK、ASK產(chǎn)生：通過MCU對模擬開關(guān)的控制來完成PSK、ASK的產(chǎn)生。調(diào)頻信號產(chǎn)生過程：通過A/D轉(zhuǎn)換器采集調(diào)制信號，然后根據(jù)調(diào)制信號的幅度計算出頻偏，把頻偏數(shù)據(jù)下載到DDS即可實現(xiàn)調(diào)頻信號的產(chǎn)生。如圖41。圖41 程序流程圖l 系統(tǒng)軟件設(shè)計 軟件設(shè)計主要通過Verilog硬件語言進(jìn)行相位累加器和ROM查詢表的編程實現(xiàn)。 相位累加器相位累加器主要用于產(chǎn)生ROM查詢表所需的地址信息。圖5為在Quartus軟件中編程生成的相位累加器符號，相位累加器的輸入信號包括時鐘信號clk、復(fù)位信號clr和頻率控制字K。輸出信號addr[7…0]為ROM查詢表的輸入地址信號。相位累加器類似一個計數(shù)器。首先，軟件設(shè)置相位累加器的基數(shù)為0，并通過時鐘信號clk上升沿觸發(fā)，基數(shù)與頻率控制字K相加，相加后的值反饋到相位累加器的輸入端作為下一次的基數(shù)。當(dāng)相位累加器的溢出時，—個完整的階梯正弦信號就從ROM查詢表的輸出端輸出。因此，相位累加器的溢出率就是正弦波信號的輸出頻率。 ROM查詢表本文設(shè)計的ROM查詢表尋址范圍為256，輸出q[7…O]需與D/A轉(zhuǎn)換器的輸入相連。ROM查詢表的輸出為8位，因此與D/A轉(zhuǎn)換芯片的分辨率相匹配。由于此時生成的mif文件不符合Quartus中所需載入的mif格式，還需要對其進(jìn)行修改。修改格式如下：最后通過載入此mif文件，就可獲得ROM查詢表。第五章 仿真與測試l 在將設(shè)計文件加載到CPLD之前，必須對設(shè)計進(jìn)行全面充分的仿真。仿真對于CPLD的綜合設(shè)計是非常重要的一步，仿真主要通過Quartus II軟件完成。系統(tǒng)仿真的目的是檢驗設(shè)計是否被真正實現(xiàn)，如果仿真存在問題就要返回到上一級重新修改設(shè)計或參數(shù)。重新編譯并且再次進(jìn)行仿真，直到結(jié)果正確為止。Ahera公司提供的Quartus 1I軟件除了具有強(qiáng)大的編譯綜合功能外，還提供了一定的時序仿真功能∞。利用Quartus II提供的Simulation對上述程序進(jìn)行時序仿真，得到仿真時序圖51。由時序圖可見，隨著每一個時鐘上升沿的到來，輸出端口將正弦波數(shù)據(jù)依次輸出。圖51 QuartusⅡ時序仿真結(jié)果l 測試1) 測試儀器 ?? HITACHI 20M 雙蹤模擬示波器； ?? Tektronix 60M 雙通道數(shù)字示波器； ?? HITACHI 數(shù)字頻率計。 2) 指標(biāo)測試 (1) 正弦波指標(biāo)測試 把正弦波輸出端接入數(shù)字頻率計，以1K，10K，100K，1M，2M作為測試點，得到頻率及峰峰值數(shù)據(jù)。(2) AM調(diào)制波指標(biāo)測試 把AM輸出信號接入示波器，目測其調(diào)制系數(shù)，測試數(shù)據(jù)。(3) FM調(diào)制波指標(biāo)測試 利用模擬示波器測試FM性能。(4) PSK/ASK指標(biāo)測試 PSK/ASK發(fā)生器輸出端接到數(shù)字示波器，從示波器觀察PSK，ASK波形。參考文獻(xiàn)[1] 張有正，[M]..[2] [J].傳感器與儀器儀表，2005，21(8):153156.[3] [M].北京:人民郵電出版社,2005.[4] Coulesses synthesis:a tool for Periodie wave generation[J].IEEE Signal Processing，2004，9(21):110一112[5] [M].北京:人民郵電出版社,2006.[6] DDS 芯片信號源的研制[J].實驗室研究與探索,2000(5):4348.[7] 芯片AD9850 的工作原理及其與單片機(jī)的接口[J].國外電子元器件,2001(5):3335.[8] 芯片AD9850的信號源[J].電訊技術(shù),2003(2):2629.[9] 張慶玲，[J].電子測量技術(shù)，2008(9).[10] Henyr ，Ⅲ，and Henry Samueli， Annual Frequency control[M]. SymP.，.[11] Arthue digital frequency synthesizers:ComPlete analysis and design guidelines[M].Los Angeles:University of California，.[12] 王曉音,[J].電子對抗技術(shù)，2003年11月第6期[13] 杜丁丁，[J].河北農(nóng)業(yè)大學(xué)學(xué)報，2009(1).[14] 王秉鈞，[M].清華大學(xué)出版社，2006[15] 99 SE 設(shè)計專家指導(dǎo)[M] . 北京:中國鐵道出版社,2004.附 錄系統(tǒng)整體電路圖致 謝本論文是在傅紅普老師的指導(dǎo)下完成的，歷時3個月。 32