【導讀】究所取得的研究成果。除了文中特別加以標注引用的內容外，本論文。不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。究做出重要貢獻的個人和集體，均已在文中以明確方式標明。全意識到本聲明的法律后果由本人承擔。本學位論文作者完全了解學校有關保留、使用學位論文的規(guī)定，同意學校保留并向國家有關部門或機構送交論文的復印件和電子版，允許論文被查閱和借閱。本人授權大學可以將本學位。印或掃描等復制手段保存和匯編本學位論文。涉密論文按學校規(guī)定處理。視頻編解碼技術在日新月異的飛速發(fā)展，為了迎合高速發(fā)展的多媒體和集成電路技術，現(xiàn)在的VLSI開發(fā)需要大大縮短其開發(fā)周期以提高競爭地位。解碼標準的提出，總會在第一時間有相應的硬件解碼器結構。隨著高性能視頻編解碼器的開發(fā)需求越來越高，對基于。其設計目標為high4:4:4@4AVS等高端的視頻編解碼器的開。大規(guī)模高速可編程邏輯資源用于開發(fā)高復雜度的視頻編解碼器。充分考慮兼容性，以應對不同目標要求的視頻開發(fā)需求

　　

【正文】 陣列 (Field Programmable Gate Array, FPGA)設計兩個方面的技術。隨著 VLSI工藝技術的發(fā)展，器件特征尺寸越來越小，芯片規(guī)模越來越大，數(shù)百萬門級的電路可以 集成在一個芯片上。同時隨著 FPGA工藝的成熟，大容量 FPGA的出現(xiàn)為視頻處理等大規(guī)模芯片的設計提供了良好的開發(fā)和仿真驗證平臺。 專用集成電路 (Application Specific Integrated Circuit, ASIC)是指面向特定用戶要求和特定電子系統(tǒng)的需要而設計制造的集成電路。 ASIC 的特點是面向特定用戶的需要，其品種多、批量少，要求設計和生長周期短，它作為集成電路技術與特定用戶的整機或系統(tǒng)技術緊密結合的產(chǎn)物，與通用集成電路相比，具有體積小、重量輕、功能強、保密性強、成本低等優(yōu)點。目前 ASIC 設計主要有 CPLD(復雜可編程邏器件 )和 FPGA (現(xiàn)場可編程邏輯陣列 )兩種方式。它們都具有用戶現(xiàn)場可編程特性、都支持邊界掃描技術，而在集成度、速度以及編程方式上具有各自的特點。一般來說， CPLD 分解組合邏輯的功能很強，一個宏單元就可以分解十幾個甚至 2030多個組合邏輯輸入。而 FPGA的一個 LUT只能處理 4輸入的組合邏輯，因此， PLD適合用于設計譯碼等復雜組合邏輯。但 FPGA的制造工藝決定了 FPGA芯片中包含的 LUT 和觸發(fā)器的數(shù)量非常多，而且如果用芯片價格除以邏輯單元數(shù)量， FPGA 的平均邏輯單元成本大 大低于 PLD。所以如果設計中使用到大量觸發(fā)器，那么使用 FPGA 就是一個很好選擇。 高層次設計階段是與具體生產(chǎn)技術無關的，即與工藝無關 (Technology Independent)。一段 HDL 代碼可以通過邏輯綜合工具綜合為一個 FPGA電路，也可綜合成某一生產(chǎn)工藝所支持的專用集成電路，即 ASIC 電路。 HDL 原代碼對于 FPGA和 ASIC 是完全一樣的，僅需更換不同的庫，重新進行綜合即可。此外，由于工藝技術的進步，需要采用更先進的工藝時，也可利用原來所書寫的 HDL代碼。 ASIC設計流程 視頻編 解碼器 ASIC的設計流程 [20]． 如 圖 11所示，與絕大部分的 ASIC設計流程基本一致，可分為以下幾個步驟 [21]． ： 行為級描述 行為級優(yōu)化 R TL 級轉化 邏輯綜合 邏輯優(yōu)化 門級仿真 測試生成 制版流片 后仿真 參數(shù)提取 布局布線 與具體的實現(xiàn)工藝無關 通常稱為前段設計 圖 11視頻編解碼 器 ASIC的設計流程 浙江大學碩士學位論文 11 行為級描述 —— 在完成系統(tǒng)性能分析與功能劃分的基礎上，對于各個電路功能模塊，用HDL語言（ Verilog HDL/VHDL）來進行行為級（ Behavior Level）描述。 行為級優(yōu)化與 RTL 級轉化 —— 進行行為級算法優(yōu)化與功能仿真，同時完成向寄存器傳輸級（ RTL： Register Transport Level）描述的轉化。現(xiàn)有的 EDA工具只能接受 RTL級描述的 HDL 文件進行自動邏輯綜合，因此必須進行 RTL 級轉化。 SYNOPSYS 提供的 Behavior Compiler就是專門完成行 為級優(yōu)化與 RTL級轉化的工具。 邏輯綜合與邏輯優(yōu)化 （ Logic Synthesis amp。 Logic Optimization） —— 選定工藝庫，確定約束條件，將 RTL級的 HDL代碼映射到具體的工藝加以實現(xiàn)。在進行邏輯綜合與優(yōu)化之前必須得到包含相應工藝參數(shù)的邏輯綜合庫的支持。在設計一個系統(tǒng)時，總有對應的設計指標，典型的如時鐘頻率、芯片面積、端口驅動能力等，自動綜合工具將這些設計指標作為綜合過程的約束條件，在給定的包含工藝參數(shù)的綜合庫中選取最佳單元，實現(xiàn)綜合過程。 門級仿真 —— 在 EDA設計的每一個階段都需要模擬仿 真，以便盡早發(fā)現(xiàn)并改正錯誤，保證設計過程的正確性。與行為級仿真和 RTL級仿真不同的是，完成邏輯綜合后的門級仿真包含了門單元的延時信息，因而門級仿真需要相應工藝的仿真庫的支持。 測試生成 —— 測試分為功能測試（ Function Test）與制造測試（ Manufacture Test）兩部分。功能測試就是為了檢驗線路的邏輯，時序等是否正確。 EDA設計過程的每一步模擬仿真都是圍繞電路的功能進行的，因而都屬于功能測試的范疇。制造測試則是針對半導體工藝而設計的，目的是實現(xiàn)高的故障覆蓋率。對于較復雜的時序電路而言，高故障 覆蓋率的測試向量必須借助于測試綜合才能完成。在 ASIC設計過程中必須兼顧功能測試與制造測試。 布局布線 —— 這一步借助于版圖綜合的自動布局布線工具，在相應的工藝版圖庫支持下完成，布局布線通常稱之為后端設計。 參數(shù)提取 —— 在前面完成邏輯綜合所產(chǎn)生的門級網(wǎng)表文件中，已經(jīng)包含了門級單元本身的工藝參數(shù)，完成版圖綜合后，由于布局布線都已確定，可以從版圖進一步提取出連線電阻，連線電容等分布參數(shù)。 后仿真 —— 將上一步中提取的分布參數(shù)再反標到原來的門級網(wǎng)表中，進行包含門延，連線時延的門級仿真。這一步主要是進行時序模擬，考察在 增加連線時延后，設計的時序是否仍然滿足設計要求。如果不能滿足，通常需要回到第三步重新確定約束條件，進行優(yōu)化。有時候也可能要回到第二步，從算法實現(xiàn)上加以調整。 制版流片 —— 在利用 EDA工具完成設計后，交付半導體廠商進行投片生產(chǎn)。 FPGA與 ASIC設計 FPGA 是一種包含很多相同的邏輯單元的集成電路，內部有許多觸發(fā)器和分布的布線資源。邏輯單元通過連線陣列和可編程開關實現(xiàn)互聯(lián)。用戶在設計時規(guī)定邏輯單元實現(xiàn)的邏輯函數(shù)，并且選擇性的接通互聯(lián)陣列的連線，從而實現(xiàn)自己的設計。不同的 FPGA 產(chǎn)品的邏輯單元結 構有非常大的不同。 FPGA設計軟件的功能非常強大，能自動的對用戶輸入的電路圖，或硬件描述語言程序進行翻譯，然后進行布局布線，利用設計庫中大量的復雜宏函數(shù)幫助用戶優(yōu)化設計。 近年來，各個廠家普遍采用 、 甚至 m 的 CMOS工藝，繼續(xù)向高密度、大容量發(fā)展。 FPGA 的規(guī)模發(fā)展到 1000 萬門以上的水平。 I/O 接口采用模擬電路達到 1～10Gbps甚至更高的接口數(shù)據(jù)傳輸速率，片內時鐘可以達到 400MHZ以上。 FPGA的低端產(chǎn)品在工藝和結構上創(chuàng)新，性能的提高和價格的降低都是令人驚嘆的。 Xilinx 目 前是世界上最大的 FPGA供應商之一。 Xilinx 的 VirtexIV是其標志性的高端產(chǎn)品系列，它使用了 90nm 的制造工藝，使得在創(chuàng)造了高性能與高密度的同時，功耗卻減半， 全片高達 500 MHz 的運行浙江大學碩士學位論文 12 頻率， I/O 接口方面也由于使用了新技術，可以支持 500MHZ 以上的數(shù)據(jù)傳輸速率。 FPGA廠商一般為用戶提供非常豐富的軟件支持，如 Xilinx 公司的 ISE 系列就是其 FPGA產(chǎn)品的 EDA軟件包，提供設計輸入、綜合、實現(xiàn)和驗證以及板級集成。除電路圖外還支持狀態(tài)機產(chǎn)生、 IP 核和 DSP 設計，包括定時分析器，約束編 輯器等等非常強大的功能來輔助用戶設計。 隨著半導體工藝技術的發(fā)展，由 m到 m ASIC的系統(tǒng)速度 也從 120MHz提升到 300MHz，但 ASIC 的設計成本和技術風險愈來愈高，并且從設計方案到 ASIC 產(chǎn)品商業(yè)應用的周期也 更 長。為適應市場的快節(jié)奏，減少前期的設計成本、回避設計風險， FPGA 是一個最好的選擇。它將原來 ASIC 設計修改周期從至少兩個月，減少到幾分鐘到幾小時之間，尤其適合產(chǎn)品的前期開發(fā)和中小批量產(chǎn)品的應用；并且 FPGA 設計成功后，可非常方便地向ASIC轉化。在 ASIC設計中 ， FPGA可起到原型設計及驗證的作用，在做原型設計及驗證作用的 FPGA的模型與設計的 ASIC芯片的功能模型 應當 是相同的 [22]． 。 FPGA在系統(tǒng)驗證時帶來的益處有 [23]． ： ? 對邏輯功能進行全面驗證 ? 對部分電路進行時序驗證，發(fā)現(xiàn)潛在的 問題 ? 可以進行邏輯綜合過程驗證 ? 加快設計流程，減少重新制版幾率，降低成本 ? 加快系統(tǒng)廠商的系統(tǒng)產(chǎn)品開發(fā) ? 方便 系統(tǒng)廠商對邏輯功能全面確認 視頻編解碼器體系結構 視頻編解碼芯片有兩種最基本的 體系結構： 可編程結構和專用結構。在綜合了二者的特點基礎之上，還有一種混合結構。以下對它們分別進行介紹。 1） 可編程結構 [17]． 可編程結構是一個通用平臺，提供靈活的各種算法實現(xiàn)可能性，其實質是設計 執(zhí)行指令的硬件核（如 RISC核） [19]． ，通過在其上運行程序實現(xiàn)解碼功能。 它 靈活，適用范圍廣，能對不同的算法提供支持，易于升級，但是它為了提供多功能解碼支持，必須增加硬件電路的復雜性，從而導致電路功耗的增加。對于圖像格式比較大的碼流，為了保證解碼任務的適時性，必須提高軟件的并行度，這給編制程序帶來了很大困難。 隨著計算機硬件的發(fā)展，當前的計算機運算處理功能非常強大，但是考慮到視頻圖像處理運算的特殊性，一些算法在通用的處理器上并不能得到有效的實現(xiàn)。在可編程結構中，需要增強處理器的某些功能來適應面向視頻圖像處理的特殊算法。 ? 子字并行性：有的圖像算法對數(shù)據(jù)處理精度要求不高，因此可以在 ALU中并行處理多組數(shù)據(jù)。 ? 超長指令字：在一條指令中實現(xiàn)多個操作，由譯碼器實現(xiàn)指令的調度、執(zhí)行。 ? 協(xié)處理器：對于特殊的功能，用硬件實現(xiàn)，在通過軟件對其輸入、輸出進行控制，比如對變長碼的處理，一般的可編程多媒體視頻處理器均有獨立于 CPU的 VLD處理模塊。 ? 存儲結構設計：由于視頻圖像處理的數(shù)據(jù)量非常大，存儲結構對系統(tǒng)的整體性能影響相當大。 2）專用結構 [25]． 專用視頻解碼器結構不具備可編程性，它是針對某個算法或某一類算法而設 計和優(yōu)化的浙江大學碩士學位論文 13 硬件電路，每個處理單元可以最大程度的與算法特點相匹配，視頻解碼的各種任務映射到不同硬件處理單元上，針對特定的算法進行系統(tǒng)結構和子模塊優(yōu)化，可以最大程度地與算法特點相匹配。 專用視頻解碼器結構與可編程結構相比，其硬件消耗小，處理速度高，但它的可擴展性差。采用專用芯片的視頻系統(tǒng)的優(yōu)點是速度快，一旦專用芯片設計成功，其生產(chǎn)成本相對較低，而且實現(xiàn)容易，控制簡單，適合大規(guī)模生產(chǎn)。缺點是不易修改，而且專用芯片設計成本高，設計周期也較長。 雖然隨著計算機技術的發(fā)展，可編程結構將會是視頻處理體系結構的發(fā)展趨勢，但是 專用的視頻處理結構由于功能單一，可以最大程度的優(yōu)化結構，提高集成度，滿足低功耗的要求。因此會在消費電子類和移動圖像處理等對功能要求不高，但強調低功耗、低成本、高集成度的應用中得到廣泛應用。專用圖像處理器結構的 SoC也有廣泛的發(fā)展前景。 3）混合結構 [26]． 如前所述，隨著編碼效率的提高和許多新功能的加入，視頻編解碼標準的算法變得越來越復雜，對運算的需求也越來越大。但在一些視頻編碼中，運算會主要集中在少數(shù)幾個模塊中，比 如在 MPEG4中，最主要的運算任務集中于運動估計（ ME）和形狀編碼（ shapeencoding）部分，這兩者占去了整體運算 90％的復雜度。而對于較低的檔次不考慮形編碼的情況，運動估計對于運算的集中需求更是顯著。其運算明顯屬于規(guī)則的底層任務，而且需要從幀存中讀取大量的數(shù)據(jù)，對于這種情況，專用結構和片內緩沖區(qū)是非常重要的，這樣可以減少數(shù)據(jù)傳輸和提高運算效率。而其他一些任務，比如 DCT/IDCT, Q/IQ, 和運動補償，因為也有許多規(guī)則運算，因此也可以使用專用結構，而可編程結構更適合系統(tǒng)中需求較少但是高層次 的任務，比如系統(tǒng)控制等等。基于低功耗的 DSP平臺的軟件方案應用于目前一些商用視頻編解碼芯片中，它們一般都有較高的延展性，可以滿足未來多媒體豐富的功能，但是由于資源受限，在達到實時編解碼的時候不得不使用快速算法，因此降低了質量。一些視頻芯片使用了專用的硬件結構來獲得低功耗和較小的成本，它的缺點是缺少對未來延展的潛力和開發(fā)成本較高，因此，也有一些編解碼芯片接收了兩者的優(yōu)點，產(chǎn)生了混合了軟硬件的結構 [18]． ，這種結構在性能和 延展性上取得了某種平衡。 混合結構將視頻處理任務作軟硬件實現(xiàn)上的劃分。于是，它內部既有可編程核，用于處理復雜的高級任務，同時又有專用處理模塊，處理中、低級任務。這種結構既有可編程的靈活性，又兼有了專用結構的功耗小、處理速度高等特性。 圖 12是一個混合結構的 MPEG4編碼器的例子： R IS C C ach e D M A M EM IF M otion Est imat or M otion C omp en sat or S h ar e M em ory T ext u r e Block En gine Bit st r eam G en erat or P r ogram D ata Bit st r eam S h ar e R IS C BU S S H A R E BU S D A T A BU S 圖 12混合結構 MPEG4編 碼器結構 在這個結構中， RISC 負責系統(tǒng)的宏塊級的流水安排，編碼模式?jīng)Q定，運動矢量編碼等等高層任務。其他硬件模塊并行處理專用結構算法從而提高了編解碼效率。所有的硬件模塊浙江大學碩士學位論文