【導(dǎo)讀】他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。對本文的研究做出重要貢獻(xiàn)的個。人和集體，均已在文中以明確方式標(biāo)明。本人完全意識到本聲明的法律后果。本人授權(quán)大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容。涉密論文按學(xué)校規(guī)定處理。便于攜帶、安裝復(fù)雜、可擴(kuò)展性差等問題，它已不能滿足科研和生產(chǎn)的實際需要。用靈活等特性，很好的彌補(bǔ)了傳統(tǒng)采集卡接口的缺陷。的高效性能，設(shè)計了一種基于USB的便攜式數(shù)據(jù)采集系統(tǒng)。路、軟件程序以及系統(tǒng)測試幾個方面進(jìn)行了深入論述。接，同時完成了系統(tǒng)的原理圖設(shè)計和PCB圖的繪制。USB固件程序以及客戶端應(yīng)用程序。同時詳細(xì)介紹了各部分軟件的具體設(shè)計思想，并給出。了相應(yīng)的程序流程圖與調(diào)試結(jié)果。最后，結(jié)合硬件和軟件對整個系統(tǒng)進(jìn)行了最終測試，并給出了測試結(jié)果和分析。性、低功耗以及對數(shù)據(jù)傳輸速度要求較高的任務(wù)需求。

　　

【正文】 8 M H zC Y智 能 U S B1 . 1 / 2 . 0 接口 引 擎U S B 2. 0 收發(fā) 器X 2 0P L L1 6 K BR A M地址數(shù)據(jù)總線I 2 C 總 線G P I F（ 通 用可 編 程接 口 ）4 K BF I F OI / O 引 腳 （ 2 4 ）A D D R ( 9 )RDY(6)CTL(6)8 / 1 6數(shù)據(jù)（8）地址（16）2 4 M H z 外部 晶 振D +D ? 圖 42 CY7C68013A芯片內(nèi)部結(jié)構(gòu)圖 Figure42 CY7C68013A chip internal structure 西安理工大學(xué)碩士學(xué)位論文 16 該芯片 內(nèi)部 主要 包含 以下幾部分：高 速 8051單片機(jī)、 FIFO存儲器以及 GPIF (通用可編程接口 )、串行接口引擎和 。數(shù)據(jù)線有 8位和 16位可供選擇，很容易與不同的控制器接口對接 【 1112】 。 ① 單片集成 、 SIE和增強(qiáng)型 8051CPU； ② 為適應(yīng) 480MBit/s的速率， FIFO端點可配置成 2， 3， 4個緩沖區(qū)； ③ 內(nèi)嵌增強(qiáng)型 8051微處理器，它該功能比標(biāo)準(zhǔn) 8051強(qiáng)、速度比它快，硬件資源也比 較 多； ④ RAM是 16KB的，程序代碼和數(shù)據(jù)都可以簡單地存儲在芯片內(nèi)部的 RAM里； ⑤ 接口模式豐富，主要有通用的 I/O模式、 SlaveFIFO模式、 GPIF模式； ⑥ 內(nèi)部有多達(dá) 4個的 FIFO緩沖區(qū)，主要任務(wù)是提供主機(jī)或從機(jī)操作；它與 FPGA或其它控制器芯片接口是相當(dāng)容易的。 CY7C68013A芯片主要管腳的功能如表 42所示。 表 42 CY7C68013A的主要功能管腳 Table42 The main function of the CY7C68013A pin 15， 16 DPLUS,DMINUS I/O/Z USB D＋和 D數(shù)據(jù)線 49 RESET I 復(fù)位信號線，低電平有效 11， 12 XTALIN,XTALOUT I,O 晶振輸入、輸出管腳 5 CLKOUT O/Z 時鐘信號 的 輸出端， 默認(rèn)為12MHZ 40～ 47 PA0PA7 I/O/Z I/O 口 PA， 具有第二復(fù)用功能 25～ 32 PB0PB7(FD0FD7) I/O/Z I/O 口 PB (雙 FIFO/GPIF 的低 8 位數(shù)據(jù)總線 ) 52～ 56， 1～ 3 PD0PD7(FD8FD15) I/O/Z I/O 口 PD (雙 FIFO/GPIF 的高 8 位數(shù)據(jù)總線 ) 8 RDY0/SLRD I GPIF 的輸入信號端 / 從屬FIFO 的讀選送端 9 RDY1/SLWR I GPIF 的輸入信號端 / 從屬FIFO 的寫選送端 36～ 38 CTL0CTL2/FLAGAFLAGC O GPIF 的控制輸出 端 / 從屬FIFO 的輸出狀態(tài)標(biāo)志信號 20 IFCLK I/O/Z 從屬 FIFO 的同步時鐘信號 21 Reserved I 保留，接地 51 WAKEUP I USB的 喚醒信號輸入端 22， 23 SCL,SDA OD I 2C 總線的時鐘信號線和數(shù)據(jù)信號線 CY7C68013A 的端點緩沖區(qū) 端點 (Endpoint)是 USB規(guī)范中很重要的一個概念，從 CY7C68013A的觀點來看，端點是一個通過 USB總線來傳送與接收字節(jié)的數(shù)據(jù)緩沖區(qū)。 CY7C68013A在數(shù)據(jù)傳輸?shù)臅r候主系統(tǒng) 硬件 設(shè)計 17 要用到了 4KB的 FIFO和 7個端點。 CY7C68013A的 7個端點如表 43所示。 表 43 CY7C68013A的 7個端點 Table43 the seven endpoints of the CY7C68013A 端點 大小 備注 EP0 64B 控制傳輸 EP1IN 64B 輸入 EP1OUT 64B 輸出 EP2 4KB 輸入 /輸出 EP4 4KB 輸入 /輸出 EP6 4KB 輸入 /輸出 EP8 4KB 輸入 /輸出 USB協(xié)議中將端點做了如下定義：它是窗口，是數(shù)據(jù)的接受器和發(fā)送器。 EP0是一個默認(rèn)的雙向控制端點 ， 它 即 可寫數(shù)據(jù) 也 可讀數(shù)據(jù)。當(dāng)傳輸控制命令有需求時， CY7C68013A中的固件程序就可以讀寫 EP0。 EP1IN和 EP1OUT使用獨(dú)立的 64字節(jié)緩存區(qū)，可以配置為同步、中斷和 塊傳輸方式，這 2個端點也只能被固件訪問。 EP EP EP EP8這幾個端點緩存區(qū)主要用來進(jìn)行高帶寬數(shù)據(jù)傳輸，不需要固件程序的參與。這四個端點可以設(shè)為IN或者 OUT，自動模式或者手動模式。另外為了解決帶寬的問題以及讀寫雙方互相等待的時間過長等問題，可以將這 4個端點配置成雙重、三重和四重緩沖，這樣就可以很好解決這些問題了。這些端點在內(nèi)部的傳輸控制是通過滿和空兩個控制信號來完成的，內(nèi)部寫滿了就不能再寫數(shù)據(jù)，讀空了就不再對 FIFO進(jìn)行讀 。 CY7C68013A 的接口模式 CY7C68013A芯片提 供了 Slave FIFO(從屬 FIFO)和 GPIF(通用可編程接口 )兩種不同類型的接口模式。其中可以通過設(shè)置寄存器 IFCFG來選擇相對應(yīng)的接口模式。 GPIF代表主機(jī)模式，對于這種模式，主控制器是 CY7C68013A芯片，可以通過軟件編程 自動讀寫控制波形。對于 8/16位接口的控制器、 存儲器 可以進(jìn)行數(shù)據(jù)的主動讀寫，沒有必要外加控制器。 Slave FIFO模式顧名思義即從機(jī)模式，在本模式下，系統(tǒng)中的邏輯控制器 FPGA就猶如普通 FIFO一樣，可以輕松完成對 CY7C68013A中端點數(shù)據(jù)緩沖區(qū) 的 讀寫工作。對應(yīng)的芯片 的 工作時鐘有內(nèi)部產(chǎn)生 和 外部輸入兩種不同方式可供選擇；相關(guān)電平的設(shè)置由芯片的控制信號控制；工作方式同時也對應(yīng)有二種模式即 異步模式或者同步模式 ， 所謂異步就是讀寫數(shù)據(jù)的時候只與讀寫使能信號有關(guān)，與時鐘 IFCLK無關(guān)；所謂同步就是同時受時鐘信號以及讀寫信號的控制。同步與異步的時序如圖 43所示。 西安理工大學(xué)碩士學(xué)位論文 18 S L R DS L W R異 步S L R DS L W R同 步I F C L K 圖 43 異步和同步模式下的時序圖 Figure43 Asynchronous and synchronous mode timing diagram CY7C68013A的固件程序代碼和數(shù)據(jù)，先存儲在 PC機(jī)上，然后 再 通過 USB接口從 PC機(jī)直接下載到 CY7C68013A芯片內(nèi)部的 16KBRAM里面， 這樣 可以縮短產(chǎn)品的開發(fā)周期，同時還可以方便對固件進(jìn)行更新，以及完成對產(chǎn)品進(jìn)行升級工作 等 。本設(shè)計中選擇 FPGA作為控制器，那么對應(yīng) CY7C68013A就選擇工作在 Slave FIFO模式 (從機(jī)模式 )。 AD 電路設(shè)計 接口的電平轉(zhuǎn)換 TLC5510的工作額定電壓一般是 ，而對應(yīng)的 FPGA的 I/O口工作電壓通常狀況下是。 TLC5510的時鐘信號 ClK和輸出使能信號 OE能夠被 FPGA輸出的電平驅(qū)動，所以TLC5510的時鐘信號 CLK和使能信號 OE與 FPGA的 I/O口能直接相連，但 TLC5510的數(shù)據(jù)輸出端 D1D8與 FPGA的 I/O口之間不能直接相連的。為了不損壞器件以及完成正常的數(shù)據(jù)通信 ， 那就必須在 TLC5510與 FPGA之間進(jìn)行電平轉(zhuǎn)換。設(shè)計中選用 74LVC4245A 電平轉(zhuǎn)換芯片，該芯片的特點是雙向、 8路、電平可控，同時具有 5V兩種供電電源。其各個引腳功能各個參數(shù)如下： VCCA電源電壓 (5V177。)； VCCB電源電壓 (177。)； GND 地； A1A7數(shù)據(jù)輸入 /輸出； B1B7數(shù)據(jù)輸入 /輸出； DIR方向控制器 ； OE輸入輸出使能 (低電平有效 )。電路中 74LVC4245A的 VCC接 +， VBB接 【 13】 。 A1A8與TLC5510輸出的 8位數(shù)字信號連接， OE、 B1B8與 FPGA的 I/O口連接， DIR為方向控制器，通過一個選擇開關(guān) P1可以控制數(shù)據(jù)的傳輸方向。當(dāng)選 則 開關(guān) 連 接到 ，允許數(shù)據(jù)從 A端 (TLC5510)傳到 B端 (FPGA)；當(dāng)選擇 連 接到低電平時允許數(shù)據(jù)從 B端 (FPGA)傳到 A端 (TLC5510)。 TLC5510與 FPGA的接口連接示意如圖 44所示。 F P G AA I N C L KO ET L C 5 5 1 0D 1 D 8A 1 A 8B 1 B 8模 擬 輸 入信 號D A T AD A T A O EC L KO E O E7 4 L V C 4 2 4 5 A 圖 44 TLC5510與 FPGA的連接示意圖 Figure44 The connection diagram of the TLC5510 and FPGA 系統(tǒng) 硬件 設(shè)計 19 TLC5510 外圍電路設(shè)計 設(shè)計中采用 TLC55l0 內(nèi)部 +2V 參考電壓，因此將 REFTS 和 RETF 短接， REFB 和REFBS 短接，使 REFT=， REFB=，并通過旁路電容接地。 VDDA 和 VDDD 應(yīng)就近與 AGND 和 DGND 連接一個 的高頻陶磁濾波電容。其中 FB2～ FB4 代表高頻磁珠，主要是模擬電源 AVDD 經(jīng)過 FB2～ FB4 為 TLC5510 提供模擬工作電流。 加上 FB2～FB4 高頻磁珠，主要目的是為了獲得更好的高頻去耦效果。 TLC5510 的時鐘 CLK 不用單獨(dú)設(shè)置，由 FPGA 提供。數(shù)據(jù)的轉(zhuǎn)換控制可通過 FPGA 按照 AD 轉(zhuǎn)換的時序直接控制 OE的電平狀態(tài)。模擬輸入信號從 AIN 引腳輸入，在經(jīng) 過轉(zhuǎn)換的 8 位數(shù)字信號從 D1D8 輸出。TLC5510 的外圍電路如圖 45 所示。 C48+C47C46+C45C44+C43C50+C49D13D24D35D46D57D68OE1CLK12D79D810VDDD11VDDD13DGND2DGND24AIN19VDDA14VDDA15VDDA18REFTS16REFT17REFBS22REFBS23AGND20AGND21U4 TLC5510C52+C51VCA1DIR2A13A24A35A46A57A68A79A810GND11GND12GND13B814B715B616B517B418B319B220B121OE22VCB23VCB24U5HD74LVC4245AOED0D1AVCC5VDIRACLKAOE VCC3V3123P2Header 3330R21R22330VCC3V3GNDDIRAVCC5VC54C55GNDDVCC5VC53GNDFB2FB3FB4AINGNDD2D3D4D5D6D7 圖 45 TLC5510 外圍電路連接 Figure45 The connectionof the the TLC5510 peripheral circuit USB 電路設(shè)計 以 CY7C68013A為核心的數(shù)據(jù)傳輸電路，主要完成 FPGA與 PC機(jī)的數(shù)據(jù)傳輸以及命令的傳輸。 西安理工大學(xué)碩士學(xué)位論文 20 USB 與 FPGA 的接口電路 本系統(tǒng)設(shè)計中由 FPGA作為控制器，只是簡單地利用 CY7C68013A作為一個數(shù)據(jù)通道來實現(xiàn)數(shù)據(jù)采集卡與 上位機(jī)應(yīng)用程序二者之間的高速數(shù)據(jù)傳輸。那樣的話本系統(tǒng)就 應(yīng)該 采用 Slave FIFO連接模式，其中 Slave FIFO模式傳輸示意圖如圖 46所示。 P CF P G A（ 主 控 制 器 ）8 0 5 1F X 2 芯 片 內(nèi) 部U S B 2 .0 收 發(fā)器F I F O端 點緩 存區(qū)S l a v eF I F O從 控制 器批 量 傳 輸 等S l a v e F I F O接 口 圖 46 Slave FIFO傳輸示意圖 Figure46 transmission schematic of the Slave FIFO 在該方式下， CY7C68013A內(nèi)嵌的固件功能就只是配置 Slave FIFO相關(guān)寄存器以及控制 CY7C68013A什么時候工作在