【導(dǎo)讀】成度的微型IC，以及導(dǎo)體之間的絕緣間距縮小到，這些僅是其中的兩個(gè)例子。件的布線設(shè)計(jì)方式，對(duì)以后制作流程中的測(cè)試能否很好進(jìn)行，影響越來(lái)越大。重要規(guī)則及實(shí)用提示。產(chǎn)測(cè)試的準(zhǔn)備和實(shí)施費(fèi)用。這些規(guī)程已經(jīng)過(guò)多年發(fā)展，當(dāng)然，若采用新的生產(chǎn)技術(shù)和元件技。術(shù)，它們也要相應(yīng)的擴(kuò)展和適應(yīng)。隨著電子產(chǎn)品結(jié)構(gòu)尺寸越來(lái)越小，目前出現(xiàn)了兩個(gè)特別引。些方法的應(yīng)用受到限制。為了解決這些問(wèn)題，可以在電路布局上采取相應(yīng)的措施，采用新的。測(cè)試方法和采用創(chuàng)新性適配器解決方案。第二個(gè)問(wèn)題的解決還涉及到使原來(lái)作為獨(dú)立工序使。用的測(cè)試系統(tǒng)承擔(dān)附加任務(wù)。這些任務(wù)包括通過(guò)測(cè)試系統(tǒng)對(duì)存儲(chǔ)器組件進(jìn)行編程或者實(shí)行集。為了達(dá)到良好的可測(cè)試必須考慮機(jī)械方面和電氣方面的設(shè)計(jì)規(guī)程。（如快閃存儲(chǔ)器或ISPs：In-SystemProgrammable. 在許多情況下，開(kāi)發(fā)部門(mén)和測(cè)試部門(mén)之間的密切合作是必要的。如快閃芯片含16Mbit的數(shù)據(jù)，就應(yīng)該可以用到16Mbit，這樣可以防。的啟動(dòng)，復(fù)位或控制引線腳。

　　

【正文】 處的位置很重要。與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時(shí)還是發(fā)現(xiàn)電路板制造公差的良機(jī)。比如，如果你指定某一層是 50Ω 阻抗控制，制造商怎樣測(cè)量并確保這個(gè)數(shù)值呢？ 其他的重要問(wèn)題包括：預(yù)期的制造公差是多少？ 在電路板上預(yù)期的絕緣常數(shù)是多少？線 中國(guó)最大的管理資料下載中心 (收集 \整理 . 部分版權(quán)歸原作者所有 ) 第 11 頁(yè) 共 12 頁(yè) 寬和間距的允許誤差是多少？接地層和信號(hào)層的厚度和間距的允許誤差是多少？所有這些信息可以在預(yù)布線階段使用。 根據(jù)上述數(shù)據(jù)，你就可以選擇層疊了。注意，幾乎每一個(gè)插入其他電路板或者背板的PCB都有厚度要求，而且多數(shù)電路板制造商對(duì)其可制造的不同類型的層有固定的厚度要求，這將會(huì)極大地約束最終層疊的數(shù)目。你可能很想與制造商緊密合作來(lái)定義層疊的數(shù)目。應(yīng)該采用阻抗控制工具為不同層生成目標(biāo)阻抗范圍，務(wù)必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。 在信號(hào)完整的理想情 況下，所有高速節(jié)點(diǎn)應(yīng)該布線在阻抗控制內(nèi)層 (例如帶狀線 )，但是實(shí)際上，工程師必須經(jīng)常使用外層進(jìn)行所有或者部分高速節(jié)點(diǎn)的布線。要使 SI最佳并保持電路板去耦，就應(yīng)該盡可能將接地層 /電源層成對(duì)布放。如果只能有一對(duì)接地層 /電源層，你就只有將就了。如果根本就沒(méi)有電源層，根據(jù)定義你可能會(huì)遇到 SI 問(wèn)題。你還可能遇到這樣的情況，即在未定義信號(hào)的返回通路之前很難仿真或者模擬電路板的性能。 串?dāng)_和阻抗控制 來(lái)自鄰近信號(hào)線的耦合將導(dǎo)致串?dāng)_并改變信號(hào)線的阻抗。相鄰平行信號(hào)線的耦合分析可能決定信號(hào)線之間或者各類信號(hào)線之間的 “ 安全 ” 或預(yù)期間距 (或者平行布線長(zhǎng)度 )。比如，欲將時(shí)鐘到數(shù)據(jù)信號(hào)節(jié)點(diǎn)的串?dāng)_限制在 100mV以內(nèi)，卻要信號(hào)走線保持平行，你就可以通過(guò)計(jì)算或仿真，找到在任何給定布線層上信號(hào)之間的最小允許間距。同時(shí)，如果設(shè)計(jì)中包含阻抗重要的節(jié)點(diǎn) (或者是時(shí)鐘或者專用高速內(nèi)存架構(gòu) )，你就必須將布線放置在一層 (或若干層 )上以得到想要的阻抗。 重要的高速節(jié)點(diǎn) 延遲和時(shí)滯是時(shí)鐘布線必須考慮的關(guān)鍵因素。因?yàn)闀r(shí)序要求嚴(yán)格，這種節(jié)點(diǎn)通常必須采用端接器件才能達(dá)到最佳 SI質(zhì)量。要預(yù)先確定這些節(jié)點(diǎn)，同時(shí)將調(diào)節(jié)元器件放置和布線所需要的時(shí)間 加以計(jì)劃，以便調(diào)整信號(hào)完整性設(shè)計(jì)的指標(biāo)。 技術(shù)選擇 不同的驅(qū)動(dòng)技術(shù)適于不同的任務(wù)。信號(hào)是點(diǎn)對(duì)點(diǎn)的還是一點(diǎn)對(duì)多抽頭的？信號(hào)是從電路板輸出還是留在相同的電路板上？允許的時(shí)滯和噪聲裕量是多少？作為信號(hào)完整性設(shè)計(jì)的通用準(zhǔn)則，轉(zhuǎn)換速度越慢，信號(hào)完整性越好。 50MHz時(shí)鐘采用 500ps上升時(shí)間是沒(méi)有理由的。一個(gè) 23ns的擺率控制器件速度要足夠快，才能保證 SI 的品質(zhì)，并有助于解決象輸出同步交換 (SSO)和電磁兼容 (EMC)等問(wèn)題。 在新型 FPGA可編程技術(shù)或者用戶定義 ASIC中，可以找到驅(qū)動(dòng)技術(shù) 的優(yōu)越性。采用這些定制 (或者半定制 )器件，你就有很大的余地選定驅(qū)動(dòng)幅度和速度。設(shè)計(jì)初期，要滿足 FPGA(或ASIC)設(shè)計(jì)時(shí)間的要求并確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。 在這個(gè)設(shè)計(jì)階段，要從 IC供應(yīng)商那里獲得合適的仿真模型。為了有效的覆蓋 SI仿真，你將需要一個(gè) SI仿真程序和相應(yīng)的仿真模型 (可能是 IBIS模型 )。 最后，在預(yù)布線和布線階段你應(yīng)該建立一系列設(shè)計(jì)指南，它們包括：目標(biāo)層阻抗、布線間距、傾向采用的器件工藝、重要節(jié)點(diǎn)拓?fù)浜投私右?guī)劃。 預(yù)布線階段 預(yù)布線 SI規(guī)劃的基本過(guò)程是首先定義輸入?yún)?shù)范圍 (驅(qū)動(dòng)幅度、阻抗、跟蹤速度 )和可能的拓?fù)浞秶?(最小 /最大長(zhǎng)度、短線長(zhǎng)度等 )，然后運(yùn)行每一個(gè)可能的仿真組合，分析時(shí)序和 SI仿真結(jié)果，最后找到可以接受的數(shù)值范圍。 中國(guó)最大的管理資料下載中心 (收集 \整理 . 部分版權(quán)歸原作者所有 ) 第 12 頁(yè) 共 12 頁(yè) 接著，將工作范圍解釋為 PCB布線的布線約束條件?？梢圆捎貌煌浖ぞ邎?zhí)行這種類型的 “ 清掃 ” 準(zhǔn)備工作，布線程序能夠自動(dòng)處理這類布線約束條件。對(duì)多數(shù)用戶而言，時(shí)序信息實(shí)際上比 SI結(jié)果更為重要，互連仿真的結(jié)果可以改變布線，從而調(diào)整信號(hào)通路的時(shí)序。 在其他應(yīng)用中，這個(gè)過(guò)程可以用來(lái)確定與系統(tǒng)時(shí)序指標(biāo)不兼容 的引腳或者器件的布局。此時(shí)，有可能完全確定需要手工布線的節(jié)點(diǎn)或者不需要端接的節(jié)點(diǎn)。對(duì)于可編程器件和 ASIC來(lái)說(shuō)，此時(shí)還可以調(diào)整輸出驅(qū)動(dòng)的選擇，以便改進(jìn) SI設(shè)計(jì)或避免采用離散端接器件。 布線后 SI仿真 一般來(lái)說(shuō)， SI設(shè)計(jì)指導(dǎo)規(guī)則很難保證實(shí)際布線完成之后不出現(xiàn) SI或時(shí)序問(wèn)題。即使設(shè)計(jì)是在指南的引導(dǎo)下進(jìn)行，除非你能夠持續(xù)自動(dòng)檢查設(shè)計(jì)，否則，根本無(wú)法保證設(shè)計(jì)完全遵守準(zhǔn)則，因而難免出現(xiàn)問(wèn)題。布線后 SI仿真檢查將允許有計(jì)劃地打破 (或者改變 )設(shè)計(jì)規(guī)則，但是這只是出于成本考慮或者嚴(yán)格的布線要求下所做的必要 工作。 現(xiàn)在，采用 SI 仿真引擎，完全可以仿真高速數(shù)字 PCB(甚至是多板系統(tǒng) )，自動(dòng)屏蔽 SI問(wèn)題并生成精確的 “ 引腳到引腳 ” 延遲參數(shù)。只要輸入信號(hào)足夠好，仿真結(jié)果也會(huì)一樣好。這使得器件模型和電路板制造參數(shù)的精確性成為決定仿真結(jié)果的關(guān)鍵因素。很多設(shè)計(jì)工程師將仿真 “ 最小 ” 和 “ 最大 ” 的設(shè)計(jì)角落，再采用相關(guān)的信息來(lái)解決問(wèn)題并調(diào)整生產(chǎn)率。 后制造階段 采取上述措施可以確保電路板的 SI 設(shè)計(jì)品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測(cè)試平臺(tái)上，利用示波器或者 TDR(時(shí)域反射計(jì) )測(cè)量，將真實(shí)電 路板和仿真預(yù)期結(jié)果進(jìn)行比較。這些測(cè)量數(shù)據(jù)可以幫助你改進(jìn)模型和制造參數(shù)，以便你在下一次預(yù)設(shè)計(jì)調(diào)研工作中做出更佳的 (更少的約束條件 )決策。 模型的選擇 關(guān)于模型選擇的文章很多，進(jìn)行靜態(tài)時(shí)序驗(yàn)證的工程師們可能已經(jīng)注意到，盡管從器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，要建立一個(gè)模型仍然很困難。 SI 仿真模型正好相反，模型的建立容易，但是模型數(shù)據(jù)卻很難獲得。本質(zhì)上， SI模型數(shù)據(jù)唯一的可靠來(lái)源是 IC供應(yīng)商，他們必須與設(shè)計(jì)工程師保持默契的配合。 IBIS模型標(biāo)準(zhǔn)提供了一致的數(shù)據(jù)載體，但是 IBIS模型的建立及其品質(zhì)的 保證卻成本高昂， IC供應(yīng)商對(duì)此投資仍然需要市場(chǎng)需求的推動(dòng)作用，而電路板制造商可能是唯一的需方市場(chǎng)。 1 未來(lái)技術(shù)的趨勢(shì) 設(shè)想系統(tǒng)中所有輸出都可以調(diào)整以匹配布線阻抗或者接收電路的負(fù)載，這樣的系統(tǒng)測(cè)試方便， SI 問(wèn)題可以通過(guò)編程解決，或者按照 IC 特定的工藝分布來(lái)調(diào)整電路板使 SI 達(dá)到要求，這樣就能使設(shè)計(jì)容差更大或者使硬件配置的范圍更寬。 目前，業(yè)界也在關(guān)注一種 SI器件技術(shù)，其中許多技術(shù)包含設(shè)計(jì)好的端接裝置 (比如 LVDS)和自動(dòng)可編程輸出強(qiáng)度控制和動(dòng)態(tài)自動(dòng)端接功能，采用這些技術(shù)的設(shè)計(jì)可以獲得優(yōu) 良的 SI品質(zhì)，但是，大多數(shù)技術(shù)與標(biāo)準(zhǔn)的 CMOS或者 TTL 邏輯電路差別太大，與現(xiàn)有仿真模型的配合不大好。 因此， EDA公司也正加入到 “ 輕輕松松設(shè)計(jì) ” 的競(jìng)技場(chǎng)之中，人們?yōu)榱嗽谠O(shè)計(jì)初期解決SI 問(wèn)題已經(jīng)做了大量工作，將來(lái)，不必 SI 專家就能借助自動(dòng)化工具解決 SI問(wèn)題。盡管目前技術(shù)還沒(méi)有發(fā)展到那個(gè)水平，但是人們正探索新的設(shè)計(jì)方法，從 “SI 和時(shí)序布線 ” 出發(fā)開(kāi)始設(shè)計(jì)的技術(shù)仍在發(fā)展，預(yù)計(jì)未來(lái)幾年內(nèi)將誕生新的設(shè)計(jì)技術(shù)