eda課程設(shè)計(jì)(論文word格式(編輯修改稿)
2025-01-12 10:33 本頁面
【文章內(nèi)容簡介】 ntity miaobiao is port (clk_top:in std_logic。 sel1_top,sel2_top:in std_logic。 s_out:out std_logic_vector(2 downto 0)。 y_out:out std_logic_vector(6 downto 0)。 dp_out:out std_logic)。 end entity。 architecture behave of miaobiao is ponent fenpin port(clk1: in std_logic。 q1,q2,q3: out std_logic)。 end ponent。 ponent jishu1 port(clk:in std_logic。 rst:in std_logic。 en:in std_logic。 co:out std_logic。 x,y:buffer std_logic_vector(3 downto 0))。 end ponent。 ponent jishu2 port(clk:in std_logic。 rst:in std_logic。 en:in std_logic。 14 co:out std_logic。 x,y:buffer std_logic_vector(3 downto 0))。 end ponent。 ponent jishu3 port(clk:in std_logic。 rst:in std_logic。 en:in std_logic。 x,y:buffer std_logic_vector(3 downto 0))。 end ponent。 ponent xuanze port(a,b,c,d,e,f:in std_logic_vector(3 downto 0)。 s:out std_logic_vector(2 downto 0)。 y:out std_logic_vector(6 downto 0)。 dp:out std_logic。 cp:in std_logic)。 end ponent。 ponent qudou1 port(clk,d1:in std_logic。 q1:out std_logic)。 end ponent。 ponent qudou2 port(clk,d1:in std_logic。 q1:out std_logic)。 end ponent。 signal c1,c2,c3,c4,c5: std_logic。 signal m1,m4:std_logic。 signal m2,m3,m5,m6,m7,m8: std_logic_vector( 3 downto 0)。 begin u1:fenpin port map(clk_top,c1,c5,c2)。 15 u2:qudou1 port map (c2,sel1_top,c3)。 u3:qudou2 port map (c2,sel2_top,c4)。 u4:jishu1 port map(c1,c3,c4,m1,m2,m3)。 u5:jishu2 port map(m1,c3,c4,m4,m5,m6)。 u6:jishu3 port map(m4,c3,c4,m7,m8)。 u7:xuanze port map(m2,m3,m5,m6,m7,m8,s_out,y_out,dp_out,c5)。 end behave。 library ieee。 use 。 use 。 entity fenpin is generic (datawidth: integer:=17)。 port(clk1: in std_logic。 q1,q2,q3: out std_logic)。 end fenpin。 architecture behave of fenpin is signal count1: std_logic_vector(datawidth1 downto 0)。 signal count2: std_logic_vector(datawidth1 downto 0)。 signal count3: std_logic_vector(datawidth1 downto 0)。 begin p1:process begin wait until clk139。event and clk1=39。139。 if( count1=202100)then count1=(others=39。039。)。 else count1=count1+1。 16 if count1100000 then q1=39。039。 else q1=39。139。 end if。 end if。 end process p1。 p2:process begin wait until cl
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