【文章內(nèi)容簡介】 ；既支持模塊化設(shè)計(jì)方法，也支持層次 化設(shè)計(jì)方法。 c. 硬件描述能力強(qiáng) VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，可 以 描述系統(tǒng)級(jí)電路，門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述 、 結(jié)構(gòu)描述 或者 三者的混合方式。 VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 具有豐富的數(shù)據(jù)類型。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類西安郵電大學(xué) 7 型 ， 也支持用戶定義的數(shù)據(jù)類型 ， 這樣便會(huì)給硬件描述帶來較大的自由度。 d. 移植能力 強(qiáng) 對(duì)于同一個(gè)硬件電路的 VHDL 語言描述 ， 可以從一個(gè)模擬器移植到另一個(gè)模擬器上 、 從一個(gè)綜合器移植到另一個(gè)綜 合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 e. 設(shè)計(jì)描述與器件無關(guān) 設(shè)計(jì)人員 采用 VHDL 語言描述硬件電路時(shí)， 并不需要先 去 考慮選擇進(jìn)行設(shè)計(jì)的器件。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 f. 易于共享和復(fù)用 VHDL 語言采用基于庫的設(shè)計(jì)方法。在設(shè)計(jì)過程中 ， 可以 先 建立各種可再次利用的模塊 ， 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能 是 從門級(jí)電路開始進(jìn)行設(shè)計(jì) ， 而是 采用 一些 預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊的累加， 將這些模塊存放在庫中 ， 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 ， 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 ， 從而減小硬件電路設(shè)計(jì)的工作量 ， 縮短開發(fā)周期。 VHDL 主要用于兩個(gè)領(lǐng)域，即可編程邏輯器件和專用集成電路。一個(gè)寫好的VHDL 程序可以下載到可編程邏輯器件中實(shí)現(xiàn)電路功能，也可以提交到工廠用于專用集成電路芯片的流片。 VHDL 描述語言層次較高，不易控制底層電路，因而對(duì) VHDL 綜合器的綜合性能要求較高，但是當(dāng)設(shè)計(jì)者積累一定經(jīng)驗(yàn)后會(huì)發(fā)現(xiàn)，每種綜合器一般將一定描述風(fēng)格的語言綜合成確定的 電路，只要熟悉基本單元電路的描述風(fēng)格，綜合后的電路還是易于控制的。 Max+PlusⅡ 簡介 Max+plusⅡ 基本特點(diǎn) Max+plusⅡ 是 Altera 公司提供的 PLD 集成開發(fā)環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 Max+plusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。在 Max+plusⅡ 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)西安郵電大學(xué) 8 計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Max+plusⅡ 開發(fā)環(huán)境具有如下特點(diǎn)： a. 界面 開放 ， Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics，Synplicty， Viewlogic 等公司提供的第三方 EDA 工具接口； b. 與結(jié)構(gòu)無關(guān) 的設(shè)計(jì)環(huán)境 ， Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX 10K、 FLEX 8000、 FLEX 6000、 MAX 9000、 MAX 7000、 MAX 5000、ACEX 1K和 Classic 可編程邏輯器件，提供了與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境 ； c. 集成化 完全 ， Max+plusⅡ 的設(shè)計(jì)、處理、與校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期； d. 設(shè)計(jì)庫 豐富 ， Max+plusⅡ 提供豐富的庫單元供設(shè)計(jì)者調(diào)用； e. 模塊化工具，設(shè)計(jì)者可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇，從而使開發(fā)環(huán)境用戶化； f. 支持 硬件描述語言（ HDL）， Max+plusⅡ 支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，其中就包括 VHDL和 Verilog HDL； g. 開放核（ OpenCore） 特征， Max+plusⅡ 軟件具有開放核的特征，允許設(shè)計(jì)人員添加 自己認(rèn)為有價(jià)值的函數(shù)。 Max+plusⅡ 使用 簡介 a. VHDL代碼輸入 (1) 啟動(dòng) Max+plusⅡ ； (2) 打開文本編輯器（ Max+plusⅡ \Text Editor），或打開一個(gè)現(xiàn)有的文件（ File\Open）； (3) 在顯示的窗口中輸入 VHDL代碼，以擴(kuò)展名 .vhd 保存，注意文件名要與實(shí)體名保持一致； b. 編譯 (1) 針對(duì)當(dāng)前建立的工程： File\Project\Set Project to Current File； (2) 選擇菜單命令 Max+plusⅡ \Compiler，將彈出編譯窗口，點(diǎn)擊 Start； c. 仿真 西安郵電大學(xué) 9 (1) 打開波形編輯器（ Max+plusⅡ \Waveform Editor）； (2) 單擊右鍵，選擇 Enter Nodes form SNF，出現(xiàn)對(duì)話框，單擊 “=” ，然后點(diǎn) OK。所有的 VHDL代碼實(shí)體中出現(xiàn)的的信號(hào)都會(huì)列在波形窗口中，輸入信號(hào)的默認(rèn)值是 “0”，輸出信號(hào)的默認(rèn)值為 “X”； (3) 選擇 File\End Time，設(shè)定波形長度 (4) 單擊 Max+plusⅡ \Simulator，出現(xiàn)對(duì)話框，其中的 Start Time 是仿真的起始時(shí)間， End Time 是仿真的終止時(shí)間，點(diǎn)擊 Start 開始仿真 以上只是最簡單的使用步驟，器件還有很多的參數(shù)需要修改，并且因?yàn)楸疚氖褂玫闹皇菃渭兊奈谋据斎耄簧婕暗竭x擇器件、選擇全局邏輯綜合方式、選擇器件引腳等操作。以上不做介紹。 3 HDB3 碼簡介 基帶傳輸?shù)某Ｓ么a型 傳輸碼性的選擇原則 在實(shí)際的基帶傳輸系統(tǒng)中，并不是所有的基帶波形都適合在信道中傳輸。例如，含有豐富直流分量和低頻分量的單極性基帶波形就不適宜在低頻傳輸特性差的信道中傳輸，因?yàn)檫@有可能造成信號(hào)的嚴(yán)重畸變。又如，當(dāng)消息碼中包 含長連“0”或 “1”時(shí)，非歸零波形呈現(xiàn)出連續(xù)的固定電平，以致于無法提取定時(shí)信息。單極性歸零碼在傳送長連 “0”時(shí)，也存在同樣的問題。因此對(duì)傳輸使用的基帶信號(hào)主要有一下兩個(gè)要求： a. 對(duì)碼型要求，原始消息代碼必須編成適合于傳輸用的碼型； b. 對(duì)所選碼型電波形的要求，電波形應(yīng)適合于基帶系統(tǒng)的傳輸。 在選擇碼型時(shí)，一般應(yīng)考慮一下原則： a. 不含直流分量，且低頻分量盡量少； b. 應(yīng)含有豐富的定時(shí)信息，以便從接受碼中提取定時(shí)信息； c. 功率譜主瓣寬度窄，以節(jié)省傳輸頻帶； d. 不受信源統(tǒng)計(jì)特性的影響； e. 具有內(nèi)在的糾錯(cuò)能力，即碼型具有一定的規(guī)律性，以便利用這一規(guī)律宏西安郵電大學(xué) 10 觀檢測； f. 編譯碼簡單，以降低通信延時(shí)時(shí)和成本。 滿足或者部分滿足上述 6 點(diǎn)特性的碼型很多，下面介紹常用的 AMI 碼和HDB3 碼。 AMI 碼 AMI（ Alternative Mark Inversion）碼全稱為傳號(hào)交替反轉(zhuǎn)碼，其編碼規(guī)則是消息碼中的 “0”保持不變，而 “1”交替地變化為 “+1”和 “1”。舉例如表 31 所示： 表 31 AMI 碼編碼舉例 消息碼 0 1 1 1 0 0 0 0 0 0 0 1 1 0 0 1 1 AMI 碼 0 1 +1 1 0 0 0 0 0 0 0 1 +1 0 0 1 +1 AMI 碼的優(yōu)點(diǎn)是，無直流分量，且高頻、低頻分量少，能量集中在頻率為1/2 碼速處；編碼電路簡單，且可利用傳號(hào)極性交替這一規(guī)律觀察誤碼情況；如果為 AMIRZ波形，接收后只要全波整流，就可以變?yōu)閱螛O性 RZ 波形，能夠提取定時(shí)信號(hào)。 AMI 碼的缺點(diǎn)是，當(dāng)信源碼出現(xiàn)長連 “0”時(shí)，信號(hào)的電平長時(shí)間不跳變，造成提取定時(shí)信號(hào)困難。解決這一問題的有效方法就是使用 HDB3 碼。 HDB3 碼 HDB3 碼（ High Density Bipolar of order 3code，三階高密度雙極性碼）是串行數(shù)據(jù)傳輸?shù)囊环N重要編碼方式，也是數(shù)字通信系統(tǒng)中重要組成部分之一。和最常用的 NRZ碼（ Non Return Zero，非歸零碼）相比， HDB3 碼具有很多優(yōu)點(diǎn)，例如：消除了 NRZ 碼的直流成分，具有時(shí)鐘恢復(fù)和更好的抗干擾性能，這使它更適合于長距離信道傳輸。和 AMI 碼相比，將連 “0”的個(gè)數(shù)限制在三個(gè)以內(nèi)，使得接受時(shí)能保證定時(shí)信息的提取。同時(shí)， HDB3 碼具有較強(qiáng)的檢錯(cuò)能力，當(dāng)數(shù)據(jù)序列用 HDB3 碼傳輸時(shí)，若傳輸過程中出現(xiàn)單個(gè)誤碼，其極性交替變 化規(guī)律將受到破壞，因而在接收端根據(jù) HDB3 碼這一獨(dú)特規(guī)律特性，可檢出錯(cuò)誤并糾正錯(cuò)誤，因而 HDB3 碼作為數(shù)據(jù)傳輸?shù)囊环N碼型，應(yīng)用廣泛。 HDB3 碼的編 /譯碼規(guī)則 HDB3 碼的編碼規(guī)則 從消息代碼到 HDB3 碼的編碼規(guī)則是： 西安郵電大學(xué) 11 a. 先將消息代碼變換成 AMI 碼。 b. 檢查 AMI 碼中的 0 情況， 如果出現(xiàn) 4 個(gè)以下連 “0”的情況，則保持 AMI碼的形式不變 。 c. 當(dāng)代碼序列中出現(xiàn) 4 個(gè)或 4 個(gè)以上的連 “0”碼時(shí)，則將連 “0”段按 4 個(gè) “0”分節(jié)，即 “0000”為一節(jié)，并使第 4 個(gè) “0”碼變?yōu)?“V”，且 “V”脈沖的極性與前一個(gè) “1”脈沖的極性相同，稱 V為破壞碼， “000V”為破壞節(jié)。 d. 當(dāng)所得序列中 2 個(gè)相鄰破壞碼 “V”之間 “1”脈沖的個(gè)數(shù)為偶數(shù)，需將第二個(gè)破壞節(jié)中的第一個(gè) “0”碼變?yōu)?“B”。這時(shí)破壞節(jié)就變?yōu)?“B00V”形式。 “B”脈沖的極性與其前一個(gè) 非 “0”脈沖的極性相反，而與其后的 “V”脈沖極性相同 。 HDB3 編碼舉例及波形圖如表 32，圖 33 所示： 表 32 HDB3 編碼舉例 消息碼 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 AMI 1 0 0 0 0 +1 0 0 0 0 1 +1 0 0 0 0 0 0 0 0 HDB3 1 0 0 0 V +1 0 0 0 +V 1 +1 B 0 0 V +B 0 0 +V 圖 33 HDB3 編碼示意圖 消息碼： 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 HDB3： 1 0 0 0 V 1 0 0 0 V 1 1 B 0 0 V B 0 0 V 1 HDB3： +1 0 0 0 V 1 0 0 0 V 1 1 B 0 0 V B 0 0 V 1 HDB3 波形 HDB3 波形 NRZ 波形 西安郵電大學(xué) 12 HDB3 碼的優(yōu)點(diǎn)是：基帶信號(hào)無直流成分，且只有很小的低頻成分；連 “0”個(gè)數(shù)最多只有 3 個(gè)，利于定時(shí)信息的提??；不受信源統(tǒng)計(jì)特性的影響。 HDB3 碼的譯碼規(guī)則 HDB3 碼的編碼規(guī)則雖然比較復(fù)雜，但是譯碼卻比較簡單。從上述編碼規(guī)則可以 看出，每一個(gè)破壞脈沖 “V”總是與前一非 “0”脈沖同極性（包括 B）。也就是說，從接收到得消息碼中可以很容易的找到破壞點(diǎn) “V”，于是也就斷定 “V”符號(hào)及其前面的三個(gè)符號(hào)必是連 “0”符號(hào)，從而恢復(fù) 4 個(gè)連 “0”碼，再將所有 “1”變成“+1”后便可的到源消息碼。 4 HDB3 編 /譯 碼器的 VHDL 建模 HDB3 編碼器的 VHDL 建模 在實(shí)際設(shè)計(jì)中，若按照前面編碼規(guī)則需要先把代碼轉(zhuǎn)換成 AMI 碼，再進(jìn)行插 “V”和 “B”的操作，最后還要依據(jù)編碼規(guī)則變換 “1”的極性。這樣做需要大量的寄存器，同時(shí)電路結(jié)構(gòu)也變得十分復(fù) 雜。以我現(xiàn)在所掌握的知識(shí)無法實(shí)現(xiàn)本次設(shè)計(jì)。 在實(shí)際的設(shè)計(jì)中，首先完成插 “V”工作，然后完成插 “B”功能，最后完成單極性變雙極性的信號(hào)輸出。這樣做的好處是：輸入進(jìn)來的信號(hào)和插 “V”、插 “B”功能電路中處理的信號(hào)都是單極性信號(hào)，且需要的寄存器的數(shù)目可以少很多。 具體來講，可以考慮使用寄存器的方法，首先把消息碼寄存在寄存器中，同時(shí)設(shè)置一個(gè)計(jì)數(shù)器計(jì)算兩個(gè) “V”之間 “1”的個(gè)數(shù)，經(jīng)過 4 個(gè)碼元的時(shí)間后，再由一個(gè)判偶電路來給寄存器發(fā)送是否插入 “B”的判決信號(hào)，從而實(shí)現(xiàn)插 “B”功能。因?yàn)樵陔娐分?“V”和 “B”最終的表現(xiàn)形式 還是邏輯電平 “1”，要準(zhǔn)確識(shí)別電路中的“1”、 “V”和 “B”解決的方法是利用了雙相碼，將其用二進(jìn)制碼去取代。模型框圖如圖 41 所示： 圖 41 HDB3 編碼模型 雙向碼的編碼規(guī)則是：對(duì)每個(gè)二進(jìn)制代碼分別利用兩個(gè)具有不同相位的二進(jìn)制碼去取代。舉例如表 42 所示： 代碼輸入 插入 “B” 單 /雙極性變換 插入 “V” HDB3碼 NRZ 碼 西安郵電大學(xué) 13 表 42 NRZ碼與雙向碼的關(guān)系 NRZ 碼 1 1 1 0 1 0 0 1 雙向碼 10 10 10 01 10 01 01 10 這樣就可以識(shí)別電路中的 “1”、 “V”和 “B”。也可以人 為地加入一個(gè)標(biāo)識(shí)符（其最終目的也是選擇輸出 “1”的極性）。控制一個(gè)選擇開關(guān)，使輸出 “1”的極性能按照編碼規(guī)則進(jìn)行變化。 插 “V”模塊的建模 要實(shí)現(xiàn)插 “V”模塊的