基于fpga的數(shù)字鐘設(shè)計(jì)0學(xué)位論文范文模板參考資料(編輯修改稿)
2025-01-09 01:30 本頁面
【文章內(nèi)容簡介】 end if。 end if。 end if。 i_ current_ time=c_ t。 end if。 i_ current_ time=c_ t。 end if。 end if。 end process。 current_ time=i_ current_ time。 end。 11 圖 時(shí)間計(jì)數(shù)器的仿真波形 鬧鐘 寄存器 數(shù)字鐘鬧鐘寄存器模塊的功能是在時(shí)鐘上升沿同步下，根據(jù) LOAD_NEW_A 端口的輸入 信 號(hào) 控 制 ALARM_TIME 端 口 的 輸 出 ； 當(dāng) 控 制 信 號(hào) 有 效 ( 高 電 平 ) 時(shí) ， 把NEW_ALARM_TIME 端口的輸入信號(hào)值輸出； RESET 端口輸入信號(hào)對(duì) ALARM_TIME 端口的輸出進(jìn)行異步的清零復(fù)位。下圖就是鬧鐘寄存器的示意圖。 圖 鬧鐘寄存器的示意圖 鬧鐘寄存器的 VHDL 源程序 package p_ alarm is subtype t_ digital is integer range 0 to 9。 type t_ clock_ time is array(5 downto 0) of t_ digital。 end。 library ieee 。 use 。 use ieee .std_ logic_ unsigned. all。 use work. p_ alarm .all。 entity jcq is port(new_ alarm_ time :in t_ clock_ time。 load_ new_ a: in std _logic。 clk: in std_ logic。 reset: in std_ logic。 alarm _time :out t_ clock_ time)。 end。 architecture one of jcq is begin process (clk ,reset) is begin if reset=39。139。 then 12 alarm_ time(0)=0。 alarm_ time(1)=0。 alarm_ time(2)=0。 alarm_ time(3)=0。 alarm_ time(4)=0。 alarm_ time(5)=0。 else if rising_ edge(clk) then if load_ new_ a=39。139。 then alarm_ time=new_ alarm_ time。 end if。 end if。 end if。 end process。 end。 圖 鬧鐘寄存器的仿真波形 數(shù)碼管譯碼器 數(shù)碼管譯碼器的模塊功能是將 顯示驅(qū)動(dòng)的 十 進(jìn)制輸出轉(zhuǎn)換成 二 進(jìn)制的數(shù)碼管輸出。下圖就是數(shù)碼管譯碼器的示意圖。 圖 數(shù)碼管譯碼器的示意圖 數(shù)碼管的 VHDL 源程序 PACKAGE P_ALARM IS SUBTYPE T_DIGITAL IS INTEGER RANGE 0 TO 9。 TYPE T_CLOCK_TIME IS ARRAY (5 DOWNTO 0) OF T_DIGITAL。 END P_ALARM。 LIBRARY IEEE。 LIBRARY IEEE。 use 。 use ieee .std _logic_ unsigned. all。 use work .P _ALARM .all。 13 entity deled is port(num: in T_DIGITAL。 led :out STD_LOGIC_VECTOR(6 DOWNTO 0))。 end deled。 architecture one of deled is begin process(num) begin case num is when 0=led=0111111。 when 1=led=0000110。 when 2=led=1011011。 when 3=led=1001111。 when 4=led=1100110。 when 5=led=1101101。 when 6=led=1111101。 when 7=led=0000111。 when 8=led=1111111。 when 9=led=1101111。 when others=null。 end case。 end process。 end one。 圖 數(shù)碼管譯碼器的仿真波形 顯示驅(qū)動(dòng) 本模塊的功能是：當(dāng) SHOW_NEW_TIME 端口輸入信號(hào)有效 (高電平 )時(shí)，根據(jù)NEW_TIME 端 口輸入信號(hào) ( 時(shí)間數(shù)據(jù) ) ，產(chǎn)生相應(yīng)的六個(gè)待顯示的數(shù)據(jù)；當(dāng)SHOW_NEW_TIME 端口輸入信號(hào)無效 (低電平 )時(shí)，判斷 SHOW_A 端口的輸入信號(hào)，為高電平時(shí)，根據(jù) ALARM_TIME端口的輸入信號(hào) (時(shí)間數(shù)據(jù) )產(chǎn)生相應(yīng)的六個(gè)待顯示的數(shù)據(jù)；為低電平時(shí)，根據(jù) CURRENT_TIME 端口的輸入信號(hào)，產(chǎn)生相應(yīng)的六個(gè)待顯示的數(shù)據(jù)。對(duì)于各個(gè)待顯示的數(shù)據(jù)，根據(jù)動(dòng)態(tài)掃描顯示方式在 DRIVER 端口輸出相應(yīng)的數(shù)據(jù)顯示驅(qū)動(dòng)信息和數(shù)碼管選擇信息。當(dāng) ALARM_TIME 端口的輸入信號(hào)值與 CURRENT_TIME 端口的輸入信號(hào)值相同時(shí)， SOUND_ALARM 端口的輸出信號(hào)有效 (高電平 )，反之無效。下圖就是顯示驅(qū)動(dòng)器示意圖。 14 圖 顯示驅(qū)動(dòng)的示意圖 顯示驅(qū)動(dòng)的 VHDL 源程序 PACKAGE P_ALARM IS SUBTYPE T_DIGITAL IS INTEGER RANGE 0 TO 9。 TYPE T_CLOCK_TIME IS ARRAY (5 DOWNTO 0) OF T_DIGITAL。 END P_ALARM。 LIBRARY IEEE。 USE 。 use ieee .std_ logic_ unsigned .all。 use work .P_ ALARM .all。 entity display_ driver is port(alarm _time in T_CLOCK_TIME。 current _time :in T_CLOCK_TIME。 new _time: in T_CLOCK_TIME。 show_ new _time :in std _logic。 show _a: in std _logic。 xs _a: out T_DIGITAL。 xs _b: out T_DIGITAL。 xs _c: out T_DIGITAL。 xs _d: out T_DIGITAL。 xs _e :out T_DIGITAL。 xs _f: out T_DIGITAL。 sound_ alarm: out std _logic)。 end display _driver。 architecture one of display _driver is SIGNAL DISPLAY_TIME:T_CLOCK_TIME。 BEGIN PROCESS(alarm _time ,current _time ,show _a, show_ new_ time) IS BEGIN SOUND_LP:FOR I IN alarm _time 39。range LOOP IF NOT(alarm _time(I)=current _time(I)) THEN sound _alarm=39。039。 ELSE 15 sound _alarm=39。139。 END IF。 END LOOP SOUND_LP。 IF show _new _time=39。139。 THEN DISPLAY_
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