【文章內(nèi)容簡介】 據(jù)接口處理，確認(rèn)芯片版圖的設(shè)計和尺寸．落實相關(guān) Foundry的流片計劃，確認(rèn)設(shè)計數(shù)據(jù) (GDSⅡ文件 )大小。 8 167。 布局時注意事項 布局前的準(zhǔn)備：在正確的路徑下打開 icfb查看捕捉點設(shè)置是否正確 ， ， ；布局前考慮好出 PIN的方向和位置： 布局前分析電路。完成同一功能的 MOS管碗在一起 。 布局時注意：更改原理圖后一定記得 check and save；完成每個 cell后要歸原點；盡量用最上層金屬接出 PIN；金屬上走過的電壓很大時，為避免尖角放電，拐角處用斜角，不能走 90度 的直角。 節(jié)省面積的途徑：電源線下面可以畫有器件 ， 節(jié)省面積．?dāng)?shù)字電路版圖主要是要節(jié)省面積 ， 減小面積。 167。 版圖設(shè)計方法 可以從不同角度對版圖設(shè)計方法進行分類。如果按設(shè)計自動化程度來分，可將版圖設(shè)計方法分成手工設(shè)計和自動設(shè)計 2大類。如果按照對布局布線位置的限制 和布局模塊的限制來分，則可把設(shè)計方法分成全定制 (full— custom)和半定制 semi— custom)2大類。而對于全定制設(shè)計模式，目前有 3種 CAD工具服務(wù)于他：幾何圖形的交互圖形編輯、符號法和積木塊自動布圖。對于兩極運算放大器版圖設(shè)計的例子，采用的是 Tanner公司的 L— Edit“軟件。這是一種廣泛使用在微機上的交互圖形編輯器。設(shè)計者將手工設(shè)計好的版圖草圖用一個交互圖形編輯器輸入計算機并進行編輯。因而此方法也被分類成手工設(shè)計方法。因為手工設(shè)計方法不可避免的會產(chǎn)生誤會，因此，必須在版圖編輯后進行版圖驗證。 版圖驗證包括設(shè)計規(guī)則檢查 DRC(a designrule checker)、電學(xué)規(guī)則檢查 ERC(a electrics ulechecke r)、版圖參數(shù)提取 LPE(1ayout parameter extraction)、版圖和原理圖對照檢查 LVS(1ayout vs． schematic)。當(dāng)然這些驗證 L一 Edit就可以完成。 167。 版圖設(shè)計規(guī)則 電路設(shè)計師一般都希望電路設(shè)計得盡量緊湊。而工藝工程師卻希望是一個高成品率的工藝。設(shè)計規(guī)則是使他們兩者都滿意的折衷。設(shè)計規(guī)則是良好的規(guī)范文獻，他列出了元 件 (導(dǎo)體、有源區(qū)、電阻器等 )的最小寬度，相鄰部件之間所允許的最小間距，必要的重疊和與給定的工藝相配臺的其他尺寸。對于一種工藝，當(dāng)確定其設(shè)計規(guī)則時，要考慮的因素有掩膜的對準(zhǔn)、掩膜的非線性、片子的彎曲度、外擴散 (橫向擴散 )、氧化生長剖面、橫向鉆蝕、光學(xué)分辨率以及他們與電路的性能和產(chǎn)量的關(guān)系。設(shè)計規(guī)則規(guī)定了在掩膜板上每個幾何圖形如何與彼此有關(guān)的另一塊掩膜版上的圖形水平對準(zhǔn)。除了明確指出的不同點以外，所有的規(guī)則是指相應(yīng)幾何圖形之間的最小間隔。一種設(shè)計規(guī)則是直接用 9 微米數(shù)表示最小尺寸。但是即使是最小尺寸相同，不同公司不 同工藝流程的設(shè)計規(guī)則都不同，這就使得在不同工藝之間進行設(shè)計得導(dǎo)出導(dǎo)人非常的耗費時間了。解決問題的方法一種是使用高級的 CAD工具，能夠便捷的實現(xiàn)可兼容工藝問的轉(zhuǎn)換。另外可以采用第二種設(shè)計規(guī)則，由 Mead和 Conway推廣的比例設(shè)計規(guī)則，也叫做設(shè)計規(guī)則。他對整個版圖設(shè)置一個參數(shù)作為所有設(shè)計規(guī)則中最小的那一個，其他設(shè)計規(guī)則的數(shù)值都是這個參數(shù)的整數(shù)倍。此參數(shù)對應(yīng)不同的工藝有著不同的微米值。從而實現(xiàn)其他規(guī)則隨著線性變化。當(dāng)然他們也有缺點： (1)線性度只適用于一定的范圍 (比如在 1～ 2 pm之間線性有效 )，當(dāng)超出范圍很 多時，規(guī)則與 尺寸 的關(guān)系已經(jīng)沒有線性度了。 (2)保守性。 由于規(guī)則代表了不同的工藝技術(shù)，設(shè)計規(guī)則時必須做到對于每個工藝的整套要求的全盤考慮，從而必然帶來超尺寸和緊密性的減少。但是這樣卻可以獲得更好的安全系數(shù)或改善可靠性。 制定設(shè)計規(guī)則包括線寬、間距、覆蓋、面積、露頭和凸頭等規(guī)則，他們分別給出最小線寬、最小間距、最小覆蓋、最小面積、最小露頭和最小凸頭等數(shù)值。大多數(shù)情況下，各硅片生產(chǎn)廠的設(shè)計規(guī)則是各不相同的。在著手設(shè)計之前，應(yīng)先拿到準(zhǔn)備去投產(chǎn)的硅片生產(chǎn)廠的設(shè)計規(guī)則．并以他作為整個設(shè)計過程的參考。在設(shè)計高水平的 CMOS 電路時，這一點尤為重要。 10 第三章 低噪聲放大器 版圖 設(shè)計 Cadence Design Systems Inc. 是全球最大的電子設(shè)計技術(shù)、程序方案服務(wù)和設(shè)計服務(wù)供應(yīng)商。它的解決方案旨在提升和監(jiān)控半導(dǎo)體、計算機系統(tǒng)、網(wǎng)絡(luò)工程和電信設(shè)備、消費電子產(chǎn)品以及其他各類型電子產(chǎn)品的設(shè)計。 Cadence 公司的電子設(shè)計自動化產(chǎn)品涵蓋了電子設(shè)計的整個流程 ,包括系統(tǒng)級設(shè)計、功能驗證、 IC 綜合及布局布線、模擬和混合信號及射頻 IC 設(shè)計、全定制集成電路設(shè)計、 IC 物理驗證、 PCB 設(shè)計和硬件仿真建模等。 Cadence 軟件支持自頂向下 ( Topdown) 的芯片設(shè)計 ,是業(yè)界廣泛采用的設(shè)計工具。該軟件通過 Library Cell View 三級目錄輔助芯片設(shè)計 [1 ] : (1) 設(shè)計者為自己要完成的系統(tǒng)任務(wù)建立新的 Library 。 (2) 分析系統(tǒng)及其指標(biāo)來確定系統(tǒng)的各個模塊 ,每個模塊對應(yīng)于 Library 中的一個Cell 。 (3) 每個模塊的設(shè)計包括電路 (Schematic) 設(shè)計和版圖 (Layout) 設(shè)計 ,兩者密不可分 ,電路圖與版圖都是模塊中的 View。 傳統(tǒng)的大規(guī)模數(shù)字電路的設(shè)計一般采用 自頂向下的設(shè)計方法，設(shè)計者先 從整體上規(guī)劃系統(tǒng)的功能和性能，再分解為規(guī)模較小功能簡單的局部模塊，逐步細(xì)化到物理實現(xiàn)。這種方法適合大規(guī)模集成電路的設(shè)計。其設(shè)計流程有利于設(shè)計的分工和協(xié)作，符合集成電路的發(fā)展趨勢，如圖 下圖 所示。 我的任務(wù)是完成其中版圖的設(shè)計相關(guān)內(nèi)容。 集成電路設(shè)計流程圖 11 167。 CMOS工藝中的 元 器件 MOS 管和雙極晶體管是構(gòu)成集成電路最主要的器件，但是，要組成一個完整的電路，電阻、電容和二極管等元件也是必不可少的。 167。 CMOS工藝中的電 阻 集成電路 中的電阻分為無源電阻和有源電阻，無緣電阻通常采用摻雜半導(dǎo)體或合金材料制作而成，而有緣電阻則是將晶體管進行適當(dāng)?shù)倪B接和胼胝，利用晶體管在不同的工作區(qū)所表現(xiàn)出來的不同電阻特性來做電阻。 1. 半導(dǎo)體擴散薄層的方塊電阻 半導(dǎo)體擴散薄層的方塊電阻 的電阻 R 正比于導(dǎo)體的長度 L，反比于導(dǎo)體的截面積 S。對于集成電路來說，方塊電阻是基本單位，應(yīng)用方塊電阻的時候不必?fù)?dān)心材料的厚度，只需關(guān)注長或?qū)挼拇笮　? 2. MOS 集成電路中的無源電阻 （ 1） 多晶硅電阻 在硅柵 MOS 電路中常用多晶硅做電阻。多晶硅電阻的制作方法與 MOS 工藝兼容，因此 制作多晶硅電阻是最簡單的。對于多晶硅電阻，它的阻值由倆個因素決定：摻雜濃度和多晶電阻的形狀。 多晶硅摻雜濃度的高低對它的電阻率有很大的影響，因此多晶硅的電阻由它的厚度和摻雜濃度決定。為了增大多晶硅的電阻，可以多電阻進行低摻雜，或者注入一些別的雜質(zhì)。也可以通過刻蝕多晶把它變薄來達到增加電阻的目的。多晶硅電阻的形狀一般做成長條，在倆端開接觸孔與金屬進行連接，接觸孔之間的長度就是多晶硅電阻的長度 L。 （ 2） 有源區(qū)做電阻 無論 P 還是 N 有源區(qū)都可以做電阻，還可以做成結(jié)構(gòu)性的擴散電阻，例如在倆層摻雜區(qū)之間的中間摻雜層，典型的結(jié)構(gòu)是 NPN 中的 P 型區(qū)，這種電阻有稱為溝道電阻。這種有源區(qū)電阻是在集成電路工藝過程中同時形成的，不需要增加專門的工藝步驟。缺點是電阻率不能靈活變化，受到工藝的限制。 167。 CMOS工藝中的電容 射頻集成電路中的電容主要包括 PN 結(jié)電容、 MOS 電容、 MIM(金屬 電介質(zhì) 金屬 )電容等。 MIM 電容在微波和射頻集成電路中最為普遍，用于匹配、濾波、隔直等，容值可以做到十幾 皮法 。其中層間金屬 金屬電容最常見，其優(yōu)點 是串聯(lián)寄生電阻很小，以及很低的溫度系數(shù)。但由于普通的層間電介質(zhì)厚度為 左右，這使電容會占據(jù)較大的芯片面積。另外，層間金屬 金屬電容的下極板與襯底間有較大的寄生電容，這也是它 12 最大的缺點。同層金屬電容的一個重要優(yōu)點是各極板的寄生電容比普通平行板電容要小得多，因為對于一定的總電容來說，它占據(jù)的芯片面積很少。由于橫向電容值決定，于相鄰金屬線的總周長，通過將版圖幾何形狀的周長最大化可以在有限的面積內(nèi)得到極大的周長，從而得到很大的電容。 MOS 電容指的是 CMOS 工藝中晶體管的柵電容，由于柵氧化層厚度很小， MOS 電容的電容密度通常在 25~1 mfF ? 的范圍，比層間金屬 金屬電容大 20210 倍，所以特別適合于大電容的制作。但 MOS 電容的品質(zhì)因子和線性度不佳，并且工作時必須保持晶體管工作在強反型狀態(tài)，這就在很大程度上限制了它的應(yīng)用范圍。 PN 結(jié)電容的大小取決于所加的偏置電壓，這使得它常用于電子調(diào)諧電路中。這種電容的串聯(lián)電阻很大，品質(zhì)因子很低，在低噪聲放大器中很少用到?？偟恼f來， CMOS 工藝為 RFIC 提供了性能優(yōu)良的電容，與其它無源器件相比其性能可以認(rèn)為理想。 167。 CMOS 工藝中的 電感 電感是 RFIC 性能的決定性元件，廣泛用于低噪聲放大器，混頻器，壓控振蕩器，功率放大器，無源元件濾波及阻抗匹配網(wǎng)絡(luò)中。理想電感具有不占用直流電壓，零功耗，零噪聲等特點，這有利于 RFIC 向低壓，低功耗，低噪聲發(fā)展。隨著工作頻率的提高，所需電感值減小，使芯片面積減小，這也有利于 RFIC 的低成本優(yōu)勢。 片外貼片和螺旋電感以及鍵合線電感由于其高的 Q 值具有很大的優(yōu)勢。然而，貼片和螺旋電感增加了印刷電路板的體積和元件數(shù)目，其寄生參數(shù)的影響限制了它們的使用。同樣，鍵合線電感由于其電感值的精確度很低，不易控制而限制了使 用。 自從在硅襯底上實現(xiàn)了螺旋電感以后，研究者在提高電感的性能方面做了大量的研究，這首先得益于工藝技術(shù)的進步。這些特殊的工藝技術(shù)包括： 以減少電感的電阻損耗。 所占的面積。 。 接地平面與襯底隔離。 ，使大部分金屬以橋面的形式懸浮于空氣中，以減小襯底損耗和容性寄生效應(yīng)。這些技術(shù)都能夠提高片上電感的性能，降低寄生效應(yīng)，尤其是后兩種技術(shù)可以顯著地提高電感的 Q 值。 以前片上螺旋電感通常使用 GaAs 工藝實現(xiàn)。 GaAs 工藝中的襯底電阻率很高，是一個良好的絕緣體，同時其頂層金屬通過鍍金而獲得很高的電導(dǎo)率，所以 GaAs 工藝可以提供品質(zhì)因數(shù)適中的螺旋電感，其 Q 值在 20 左右。對于硅工藝，其襯底電阻率通常較低，BiCMOS工藝的電阻率在 10100Ω/cm 之間，標(biāo)準(zhǔn)的 CMOS工藝的