【文章內(nèi)容簡(jiǎn)介】 單晶“棒”就完成了。隨著新一代工藝的誕生，晶片的直徑在隨之增大，現(xiàn)今已超過(guò)了20cm。注意要在熔融硅中摻入雜志來(lái)獲得所需要的電阻率。然后，晶片被拋光和化學(xué)腐蝕，以去除在切片過(guò)程中造成的表面損傷。在大多數(shù)CMOS工藝中，厚度約為500到1000um。光刻是把電路版圖信息轉(zhuǎn)移到晶片上的第一步。是把某一層從版圖上轉(zhuǎn)移到硅片上。通過(guò)被精確控制的電子束將該圖形“寫(xiě)”在透明玻璃“掩膜版”上。此外，在晶片上涂一層薄層光照后刻蝕特性會(huì)發(fā)生變化的“光刻膠”。接下來(lái)，將掩膜版置于晶片上方，利用紫外線將圖形投影到晶片上。曝光區(qū)域的光刻膠“變硬”，不透明區(qū)域的光刻膠保持“松軟”。然后，將晶片放到腐蝕劑中去除“松軟”的光刻膠，從而暴露出其下方的硅表面。這一系列操作的過(guò)程就稱為完成了一次光刻的流程。硅的一個(gè)獨(dú)有的特性是，可以在其表面生成非常均勻的氧化層面幾乎不在晶格中產(chǎn)生應(yīng)力，從而允許柵氧化層的制造薄到幾十埃。除了作為柵的絕緣材外，二氧化硅在很多制造工序中可以作為保護(hù)層。在器件之間的區(qū)域，也可以生成一層稱為“場(chǎng)氧”的厚SiO2層，使后面的工序可以在其上制作互聯(lián)線。 離子注入在制造過(guò)程的許多工序中，都必須對(duì)晶片進(jìn)行選擇性摻雜。最常用的摻雜方法是“離子注入法”。它是通過(guò)將雜質(zhì)原子加速變?yōu)楦吣茈x子束，再用其轟擊晶片表面而使雜質(zhì)注入無(wú)掩膜區(qū)域而實(shí)現(xiàn)的。 沉積與刻蝕器件的制造需要各種材料的沉積。這些材料包括多晶硅、隔離互連層的絕緣材料以及作為互連的金屬層。在厚絕緣層上生長(zhǎng)多晶硅的一個(gè)常用方法是“化學(xué)氣相沉積”（CVD）。這種方法是將晶片放到一個(gè)充滿某種氣體的擴(kuò)散爐中，通過(guò)氣體的化學(xué)反應(yīng)生成所需的材料。 CMOS制造工藝的基本流程以P阱硅柵CMOS制造工藝的基本流程為例 P阱硅柵CMOS制造工藝的基本流程（1）定義P阱a. 在N型硅襯底表面生長(zhǎng)SiO2層；b. 1掩膜版：確定P阱區(qū)；c. P阱：硼離子注入；d. 阱區(qū)推進(jìn)約4~6um阱深。 （2）確定有源區(qū)a. 2掩膜版，確定有源工作區(qū)；b. 有源區(qū)表面熱生長(zhǎng)薄氧化層約500 （3）確定多晶硅柵a. 3掩膜版，確定多晶硅區(qū)；b. 淀積多晶硅。（4）PMOS管源漏區(qū)形成4掩膜版（正版），確定PMOS FET的源漏區(qū)；b. 硼離子注入或硼雜質(zhì)擴(kuò)散形成PMOS管的源區(qū)和漏區(qū)。 （5）NMOS管源漏區(qū)形成 5掩膜版，即4掩膜版（負(fù)版）確定NMOS管的源漏區(qū)；b. 砷或磷離子注入或雜志擴(kuò)散，形成NMOS管的源區(qū)和漏區(qū)。（6）引線孔 a. 淀積場(chǎng)SiO2層；b. 6掩膜版確定引線孔區(qū)。 c. 蒸發(fā)鋁金屬層。（7）鋁引線形成7掩膜版確定鋁引線圖形。 設(shè)計(jì)規(guī)則畫(huà)版圖就是根據(jù)電路原理圖，將版圖中的各層的幾何圖形組成對(duì)應(yīng)器件，并按照一定的關(guān)系將它們連接起來(lái)。（a）所示，這是一個(gè)PMOS管版圖，它包含N阱、柵、P+有源區(qū)、P+襯底偏置和接觸孔5層，由大小不等的長(zhǎng)方形和正方形組合而成。各層圖形之間滿足一定的尺寸和相對(duì)位置的約束。 PMOS管的版圖為了確保制造出芯片的合格就是這些約束的目的。在集成電路制作過(guò)程中，需要準(zhǔn)確定位每一層的位置、形狀，然后通過(guò)各種工藝將這一層產(chǎn)生出來(lái)。而生產(chǎn)過(guò)程中的物理化學(xué)反應(yīng)和機(jī)器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關(guān)系。所有的這些約束條件合在一起就是畫(huà)版圖時(shí)需要遵守的設(shè)計(jì)規(guī)則。（b）所示的其他幾個(gè)圖給出了錯(cuò)誤的PMOS管版圖。（b）的P Active畫(huà)出了N阱，（c）的N Sub和P Active距離太近，（d）的P Active和Poly太近，（e）的Poly和接觸孔太近，（f）的P Active太窄，P Active和接觸孔的距離太近。這些都違反了設(shè)計(jì)規(guī)則，在電路制作中將產(chǎn)生問(wèn)題。下面給出了和MOS管相關(guān)的Active層、Poly層、Sub層和Contact層主要的設(shè)計(jì)規(guī)則。表22是Active（有源區(qū)）和Sub（襯底偏置）的設(shè)計(jì)規(guī)則。表23是Poly的設(shè)計(jì)規(guī)則， 表22 Active層和Sub層版圖規(guī)則規(guī)則標(biāo)號(hào)規(guī)則描述單位R1Active區(qū)最小寬度umR2Sub區(qū)最小寬度umR3同類型（N型或P型）Active區(qū)/Sub之間的最小間距umR4不同類型（N型貨P型）Active區(qū)/Sub之間的最小間距um Active層和Sub層的設(shè)計(jì)規(guī)則表23 Poly版圖規(guī)則規(guī)則標(biāo)號(hào)規(guī)則描述單位G1柵極多晶硅（Gate Poly）最小寬度umG2非柵極多晶硅（NonGate Poly）最小寬度umG3Gate Poly之間的最小間距umG4NonGate Poly之間的最小間距umG5Gate Poly伸出Active區(qū)的最小延伸長(zhǎng)度umG6Active伸出Gate Poly區(qū)的最小延伸長(zhǎng)度umG7NonGate Poly和Active之間的最小間隔um Poly層的設(shè)計(jì)規(guī)則表24Contact版圖設(shè)計(jì)規(guī)則標(biāo)號(hào)規(guī)則描述單位C1Contact的尺寸umC2Contact間的最小間隔umC3Active區(qū)/Sub區(qū)包含Contact的最小長(zhǎng)度umC4Poly包含Contact的最小長(zhǎng)度umC5Active區(qū)/Sub區(qū)上的Contact和Gate Poly之間的最小間隔umC6Active區(qū)/Sub區(qū)上的Contact和NonGate Poly之間的最小間隔umC7Active區(qū)/Sub區(qū)上的Contact和帶有Contact的Poly之間的最小間隔umC8Poly上的Contact和Active/Sub區(qū)的最小間隔um Contact層的設(shè)計(jì)規(guī)則 MOS集成運(yùn)放的版圖設(shè)計(jì) MOS運(yùn)放的版圖設(shè)計(jì)過(guò)程；先進(jìn)行電路分析，計(jì)算出各端點(diǎn)的電壓及各管的電流，從而求出各管的W/L，進(jìn)而設(shè)計(jì)各管圖形，進(jìn)行布局、布線，完成版圖設(shè)計(jì)。版圖設(shè)計(jì)的一般要求如下：布局要合理。布局是否合理將對(duì)許多指標(biāo)產(chǎn)生重要影響，考慮布局合理性的標(biāo)準(zhǔn)是：各引出端的分布是否與有關(guān)電路兼容（既要通用）；有特要求的單元（如輸入對(duì)管等）是否作了合理的安排；布局是否緊湊；溫度分布是否合適。單元配置適當(dāng)。即邏輯門乃至管子的安放位置和方向要合適，它不僅包括單元具體形狀的確定，也包括單元方位的選擇。例如，對(duì)于一定尺寸的管子或反相器，究竟畫(huà)成什么形狀，按什么方向安放，可有多種方式，不同做法將對(duì)于電路性能、芯片面積緊湊程度、連線長(zhǎng)度等產(chǎn)生很大影響。由于CAD已廣泛用于集成電路的版圖設(shè)計(jì)，所以在設(shè)計(jì)中應(yīng)盡量使用重復(fù)單元，以便于計(jì)算輔助設(shè)計(jì)和差錯(cuò)。布線要合理。這點(diǎn)在MOS運(yùn)放版圖設(shè)計(jì)中較為重要，這不僅是因?yàn)殡娐分胁季€所占的面積往往是其元件總面積的好幾倍，而且由于小尺寸MOSFET構(gòu)成的電路線延遲是最小的，此時(shí)布線的RC時(shí)間常數(shù)將是電路工作速度的主要限制因素。對(duì)于硅柵MOS集成電路，由于已經(jīng)有了兩層（有時(shí)也叫一層半）布線，通常不再把避免或減小布線交叉作為重要的布線指標(biāo)。在硅柵MOS集成電路中，主要的布線是鋁線和多晶硅線，通常是以一種作為水平方向布線，而另外一種作為垂直方向的布線。這樣做，不僅可以是版面規(guī)整，而且可以減小兩層間的寄生電容。要根據(jù)流過(guò)電流的大小及性能要求，選擇連線種類。要盡量減小布線長(zhǎng)度，特別是減小細(xì)連線的長(zhǎng)度。對(duì)于電源線和地線，必須保證足夠的寬度，且應(yīng)是網(wǎng)狀或枝狀布滿整個(gè)芯片。對(duì)于那些要防止互相引起串?dāng)_的布線，一定要遠(yuǎn)離，不可靠攏并行。由于整個(gè)硅片表面起伏不平，因此在鋁布線時(shí)，盡量避免鋁線的爬坡梯度過(guò)大，由最低處到最高處要分幾個(gè)臺(tái)階過(guò)渡。為便于檢查工藝質(zhì)量，版圖上要安排大量的測(cè)試圖形，此外，在MOS運(yùn)放的設(shè)計(jì)中，對(duì)電路中對(duì)稱部分，如輸入差分放大器，在版圖上盡量對(duì)稱（包括尺寸、位置、方向等），以減小輸入失調(diào)。為了減小S,D,G區(qū)面積，溝道寬度W大的MOS管，多采用U形柵布局。為保證電阻比和電容比的精度，不同數(shù)值的電阻和電容，通過(guò)重復(fù)采用單位電阻和電容圖形來(lái)實(shí)現(xiàn)。 小結(jié)由于想采用CMOS技術(shù)來(lái)設(shè)計(jì)模擬集成電路，所以這一章介紹了CMOS工藝過(guò)程，為了了解這一工藝的基本要素，我們描述了半導(dǎo)體的制造步驟，包括擴(kuò)散、離子注入、淀積等。在進(jìn)行上述加工步驟過(guò)程中我們通過(guò)光刻的方法，使得每一步驟只在硅片的某一限定區(qū)域內(nèi)進(jìn)行。最后對(duì)CMOS的版圖設(shè)計(jì)做了初步的介紹。第3章 CMOS運(yùn)算放大器簡(jiǎn)介 概述。CMOS運(yùn)放同雙極型運(yùn)放的結(jié)構(gòu)很相似。差分跨導(dǎo)級(jí)構(gòu)成了