【正文】 、負載估計及布局前電路的模擬。一般來說，模擬電路設(shè)計仍然需要手工進行。集成電路的出現(xiàn)和迅速發(fā)展，徹底改變了人類文明和人們的日常生活。本文依據(jù)基本CMOS集成運算放大電路的設(shè)計指標(biāo)及電路特點，繪制了基本電路圖，通過Spectre進行仿真分析，得出性能指標(biāo)與格元器件參數(shù)之間的關(guān)系，據(jù)此設(shè)計出各元件的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標(biāo)到版圖設(shè)計的優(yōu)化路徑。運算放大器的版圖設(shè)計，是模擬集成電路版圖設(shè)計的典型，利用Spectre對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標(biāo)的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案。集成電路電子電路，但它不同于數(shù)以萬計的一般意義上的電子電路集成在一個微型芯片的晶體管，電阻，電容和電感等電子元件，這是一個奇妙的設(shè)計和制造方法，人類社會的進步，創(chuàng)造前所未有的奇跡，現(xiàn)實是奇跡集成電路版圖設(shè)計。因此，仔細研究模擬電路的設(shè)計過程，熟悉那些提高設(shè)計效率、增加設(shè)計成功機會的原則是非常必要的。對電路的分析主要包括直流分析、瞬態(tài)分析、交流分析、噪聲分析、模擬參數(shù)分析、溫度分析等。每一代 CMOS技術(shù)，由于供應(yīng)減少電壓和晶體管溝道長度的運算放大器的設(shè)計，繼續(xù)為運放的設(shè)計提出一個復(fù)雜的問題。 第1章 緒論 課題背景 研究背景 運算放大器（簡稱運放）是具有很高放大倍數(shù)的電路單元。不同層次的復(fù)雜的運算放大器是用來實現(xiàn)多種功能的：高速放大或過濾的直流偏置。由于運放一般用來實現(xiàn)一個反饋系統(tǒng)，其開環(huán)增益的大笑根據(jù)閉環(huán)增益電路的精度要求來選取。與次相反，今天的運放設(shè)計，放大器的設(shè)計從開始就認識到妥協(xié)之間的各種參數(shù)，這樣一個妥協(xié)，最終將需要更多地考慮整體的設(shè)計，因此，我們需要知道滿足每個人從適當(dāng)?shù)闹档膮?shù)。前段設(shè)計包括設(shè)計電路、輸入原理圖和仿真電路；后端設(shè)計（也可以叫物理設(shè)計）包括版繪制版圖及其驗證。分析電路主要還包括瞬態(tài)分析、直流分析、交流分析、溫度分析、模擬參數(shù)分析、噪聲分析等。 Electrical Rule Check）、設(shè)計規(guī)則的驗證（DRC。LVS驗證是把電路圖與版圖作一個拓撲關(guān)系的對比，從而檢查出在布局前后元件值、襯底的類型是否相符，電路連接的方式是否保持一致。通過了電氣規(guī)則的檢查，設(shè)計規(guī)則的檢查，電路抽取的驗證和后仿真，就可以提交各芯片廠家試流片了。最后根據(jù)參數(shù)尺寸等進行版圖設(shè)計以及驗證。首先是確定設(shè)計目標(biāo)。其次是構(gòu)造電路并進行仿真。重復(fù)這一過程。電路原理圖中的器件符號被版圖中的器件所代替，而原理圖中的連線也用版圖中的導(dǎo)線來表示，最終電路的形狀就被版圖的形狀所代替了。在管殼或測試PCB板上封裝上芯片，使用測試儀器，通過設(shè)計外圍電路進行測試，得到所設(shè)計電路的測試結(jié)果進行對比。 主要工作以及任務(wù)分配（1）收集CMOS運算放大器和模擬集成電路版圖設(shè)計的相關(guān)資料。（5）電路的單元設(shè)計（6）對電路進行仿真和參數(shù)分析（7）版圖設(shè)計與優(yōu)化。（2）第4周：設(shè)計基本原理圖，并提交畢業(yè)設(shè)計開題報告。（5）第15周~第16周：撰寫設(shè)計報告，提交符合規(guī)范的設(shè)計報告。最后指出了本次設(shè)計主要工作以及主要內(nèi)容。 版圖中層的意義為了更好的理解版圖的概念，這里介紹MOS管。因此，一個MOS管包含了多層結(jié)構(gòu)。實際上，除了這里提到的這六層外，為了保證制作的可靠性還會適當(dāng)加入其他物質(zhì)層。這些層是和實際電路的物理層相對應(yīng)。當(dāng)NMOS管做在整個硅片的P型襯底上時，它的襯底一般接最低點位；如果做在P阱內(nèi)，它的襯底可以接任意電位。這兩大“家族”又分別形成各種各樣的小家族，以前，大多數(shù)數(shù)字電路和模擬電路的設(shè)計都采用雙極工藝，但近年來，MOS工藝的應(yīng)用有了很大的發(fā)展。換句話說說，晶片必須生長成為只包含非常少的“缺陷”的單晶硅體。隨著新一代工藝的誕生，晶片的直徑在隨之增大，現(xiàn)今已超過了20cm。光刻是把電路版圖信息轉(zhuǎn)移到晶片上的第一步。接下來，將掩膜版置于晶片上方，利用紫外線將圖形投影到晶片上。硅的一個獨有的特性是，可以在其表面生成非常均勻的氧化層面幾乎不在晶格中產(chǎn)生應(yīng)力，從而允許柵氧化層的制造薄到幾十埃。最常用的摻雜方法是“離子注入法”。在厚絕緣層上生長多晶硅的一個常用方法是“化學(xué)氣相沉積”（CVD）。（4）PMOS管源漏區(qū)形成4掩膜版（正版），確定PMOS FET的源漏區(qū)；b. 硼離子注入或硼雜質(zhì)擴散形成PMOS管的源區(qū)和漏區(qū)。（7）鋁引線形成7掩膜版確定鋁引線圖形。 PMOS管的版圖為了確保制造出芯片的合格就是這些約束的目的。（b）所示的其他幾個圖給出了錯誤的PMOS管版圖。表22是Active（有源區(qū)）和Sub（襯底偏置）的設(shè)計規(guī)則。單元配置適當(dāng)。布線要合理。這樣做，不僅可以是版面規(guī)整，而且可以減小兩層間的寄生電容。對于那些要防止互相引起串?dāng)_的布線，一定要遠離，不可靠攏并行。為保證電阻比和電容比的精度，不同數(shù)值的電阻和電容，通過重復(fù)采用單位電阻和電容圖形來實現(xiàn)。第3章 CMOS運算放大器簡介 概述。第二級一般采用反相器。但實際的運放性能只能接近這些值。在單級放大器中，增益是與輸出擺幅是相矛盾的。為了緩解這種矛盾引進了兩級運放，在兩級運放中將這兩點各在不同級實現(xiàn)。使用差動信號優(yōu)點是：能有效抑制共模噪聲，輸出電壓擺幅是單端輸出的兩倍，偏置電路簡單，輸出線性度高。以上就是差動放大器這部分其中M5為第一級提供恒定偏置電流。輸出級放大電路由MM7組成。M1和M2為第一級差分輸入跨導(dǎo)級，將差分輸入電壓轉(zhuǎn)換為差分電流。第4章 CMOS運算放大器的仿真 概述仿真是運放設(shè)計的一項重要內(nèi)容，運放的仿真與運放的應(yīng)用環(huán)境是不可分割的，在仿真之前一定要首先確定運放的實際負載，包括電阻、電容負載，還應(yīng)包括電流源負載，只有負載確定之后，仿真出的結(jié)果才是有意義的；不同的應(yīng)用場合對運放的性能指標(biāo)要求也不一樣，并不需要在任何時候都要將運放的所有指標(biāo)都進行仿真，所以，在仿真之前要明確應(yīng)該要仿真運放的哪幾項指標(biāo)，哪幾項指標(biāo)是可以不仿真的。 MOS運算放大器技術(shù)指標(biāo)總表表41 MOS運算放大器技術(shù)指標(biāo)總表參數(shù)類別符號參數(shù)名稱單位直流Icc電源電流mA正向跨導(dǎo)us線性輸入范圍V跨導(dǎo)與偏置電流的比值I/VICMR共模輸入范圍V輸入失調(diào)電壓Mv輸入失調(diào)電壓溫度系數(shù)uV/℃輸出峰—峰電流mA輸出峰—峰電壓V交流開環(huán)增益dBGBW單位增益帶寬MHzPM相位裕度℃PSRR電源電壓抑制比dBCMRR共模抑制比dB差模輸入電阻kΩ輸出電阻kΩ瞬態(tài)SR轉(zhuǎn)換速率V/us建立時間THD總諧波失真全功率帶寬極限VCC電源電壓V允許功耗mW差模輸入電壓范圍V偏置端直流輸入電壓V DC分析 Vout、M5管電流、M7管電流、Vx與Vy與輸入共模電壓變化的關(guān)系，即把運放的輸出端和反相輸入端相連，同時輸入端加直流掃描電壓，從負電流掃描到正電源。相位的差值。把從運放輸入到輸出的差模增益除以差模輸入為0時電源紋波到輸出的增益定義為運算放大器的電源抑制比，式中的Vdd=0，Vin=0指電壓源和輸入電壓的交流小信號為0，而不是指它們的直流電平。 運放轉(zhuǎn)換速率和建立時間分析 轉(zhuǎn)換速率是指輸出電壓變化的極限，它由所能提供的對電容充放電的最大電流決定一般來說，擺率不受輸出級限制，而是由第一集的源/漏電流容量決定。在圖中波形的上升或下降期間，由波形的斜率可以確定擺率。注意，同相反相端加入相同的小信號電壓Vcm。 小結(jié)本章主要介紹了仿真的概念。第5章 算放大器版圖設(shè)計 Cadence使用說明（1）在命令行中鍵入以下命令icfbamp。； （2） File菜單在File菜單下，主要的菜單項有New、Open、Exit等。Library項打開New Library窗口。如果在庫中要創(chuàng)立掩膜版或其它的物理數(shù)據(jù)（即要建立除了schematic外的一些view），則須選擇Compile a new techfile (建立新的techfile)或Attach to an existing techfile（使用原有的techfile）。建立新cell 點擊OK就進入virtuoso editing窗口，如下圖 Cadence 編譯環(huán)境修改最小引動距離，與工藝有關(guān)方便后期制作。擴散區(qū)、金屬層、多晶硅以及阱層都屬于此類。絕緣層用于隔離，并且允許上下層通過切口或“接觸”孔進行連接，像金屬通孔或者接觸孔就是這類的例子。以上四種類型的層結(jié)合起來使用，就可以創(chuàng)建晶體管器件、電阻、電容以及互連。所以我在這里使用了四方交叉的方式來畫著兩個管子。四方交叉看起來就像是一個四方盒子。最后介紹了CMOS運放的最終版圖。而CMOS集成運算放大電路即為采用CMOS工藝制造而成的集成運放。輸入級的好壞直接影響集成運放的大多數(shù)性能參數(shù)。在繪制版圖時，首先，需要對電路無論是電氣方面還是在物理方面都有一個全面的了解。這樣才能使我們再版圖的繪制中減少重復(fù)性的工作。最后根據(jù)參數(shù)尺寸等完成了放大器的版圖設(shè)計以及版圖的DRC、LV