【正文】 i的高約 7倍，且飽和漂移速度快，所以 GaAs基比 Si基具有更好的高頻特性，并具有電路損耗小、噪聲低、頻帶寬、功率大和附加效率高等特點(diǎn)。但是 HBT的噪聲性能足以滿足一些對于噪聲要求不高的系統(tǒng)。這與當(dāng)前移動通信終端設(shè)備小型化、 高性能、低成本的要 求一致。他是把每個(gè)原件的電路表示轉(zhuǎn)換成集合表示，同時(shí)，元件間連接的線網(wǎng)也被轉(zhuǎn)換成幾何連線圖形。集成電路版圖設(shè)計(jì)包括數(shù)字電路、模擬電路、標(biāo)準(zhǔn)單元、高頻電路、雙極型和射頻集成電路等的版圖設(shè)計(jì)。 版圖設(shè)計(jì)過程 畫版圖之前．應(yīng)與 IC工程師建立良好溝通 在畫版圖之前．應(yīng)該向電路設(shè)計(jì)者了解 PAD擺放的順序及位置，了解版圖的最終面積是多少。從最小模塊開始到完成整個(gè)電路的版圖設(shè)計(jì)，設(shè)計(jì)者需要建立多個(gè)單元 。 （ 3)Layout Versus schematic LVS比較 IC版圖和原理圖，報(bào)告版圖連接和原理圖的不一致．并進(jìn)行修改直到版圖和電路圖完全一致。 8 167。如果按照對布局布線位置的限制 和布局模塊的限制來分，則可把設(shè)計(jì)方法分成全定制 (full— custom)和半定制 semi— custom)2大類。當(dāng)然這些驗(yàn)證 L一 Edit就可以完成。除了明確指出的不同點(diǎn)以外，所有的規(guī)則是指相應(yīng)幾何圖形之間的最小間隔。當(dāng)然他們也有缺點(diǎn)： (1)線性度只適用于一定的范圍 (比如在 1～ 2 pm之間線性有效 )，當(dāng)超出范圍很 多時(shí)，規(guī)則與 尺寸 的關(guān)系已經(jīng)沒有線性度了。 10 第三章 低噪聲放大器 版圖 設(shè)計(jì) Cadence Design Systems Inc. 是全球最大的電子設(shè)計(jì)技術(shù)、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)商。這種方法適合大規(guī)模集成電路的設(shè)計(jì)。對于集成電路來說，方塊電阻是基本單位，應(yīng)用方塊電阻的時(shí)候不必?fù)?dān)心材料的厚度，只需關(guān)注長或?qū)挼拇笮　? （ 2） 有源區(qū)做電阻 無論 P 還是 N 有源區(qū)都可以做電阻，還可以做成結(jié)構(gòu)性的擴(kuò)散電阻，例如在倆層摻雜區(qū)之間的中間摻雜層，典型的結(jié)構(gòu)是 NPN 中的 P 型區(qū)，這種電阻有稱為溝道電阻。另外，層間金屬 金屬電容的下極板與襯底間有較大的寄生電容，這也是它 12 最大的缺點(diǎn)。 167。這些特殊的工藝技術(shù)包括： 以減少電感的電阻損耗。對于硅工藝，其襯底電阻率通常較低，BiCMOS工藝的電阻率在 10100Ω/cm 之間，標(biāo)準(zhǔn)的 CMOS工藝的電阻率通常低于 1Ω/cm 。當(dāng)布局有較多無源器件的版圖時(shí)，注意將有源和無源器件分開布局。 閃爍噪聲 (低頻 )：由于晶體表面 不斷產(chǎn)生或整合載流子而產(chǎn)生的噪聲。 14 對于 電路中可能產(chǎn)生的噪聲，可以通過版圖的優(yōu)化來防止。差動電路中的不對稱性會產(chǎn)生輸入?yún)⒖际д{(diào)電壓，因而限制了可檢測的最小信號電平。這樣，每個(gè)器件和其它 3個(gè)器件的距離完全相同?？紤]到在圓片加工及光刻等工藝過程中沿不同軸向的特性不同，如果按圖 (a)布局，兩個(gè)管子沿不同方向放置，破壞了對稱性，結(jié)果會產(chǎn)生很大失配。同樣的情況也會發(fā)生在手機(jī)和接受機(jī)中。使需要匹配的器件所處的光刻環(huán)境一樣，稱之為匹配。我們經(jīng)常在選擇根器件的時(shí)侯，用最小 的電阻作為根器件，這樣的選擇當(dāng)然也可以實(shí)現(xiàn)我們需要的匹配，但同時(shí)我們卻忽略了另外一個(gè)問題，那就是像 2Kf這樣的電阻如果用 250歐姆 做根器件，那么就需要 8個(gè)根器件串聯(lián)起來實(shí)現(xiàn)，這就導(dǎo)致了這 8個(gè)電阻之間接觸電阻也同時(shí)加大了，這是我們不希望看到的。這就是虛擬器件，保證所有器件刻蝕一致，如圖 6所示： 圖 6由虛設(shè)器件保護(hù)中間的器件．避免過度腐蝕 加入虛擬器件的同時(shí)也要保證電阻之間的距離保持一致，這樣一來每一個(gè)電阻所處的環(huán)境已經(jīng)完全 一 致了。 圖 8圍繞一個(gè)公共中心點(diǎn)的布置 19 圖 9共心模式 下的兩個(gè)電阻匹配圖 如果我們只有兩個(gè)器件需要匹配，就可以采用一種特殊的共心設(shè)計(jì)法，即“四方交叉法”。通過波形分析我們也可以清晰的看到異樣，所以我們要盡可能保證需要匹配的導(dǎo)線長度也要一致。接觸孔 的電阻非常低可以將它下面的材料完全短路掉。絕大多數(shù)模擬集成電路至少包含一個(gè)電容，我這次設(shè)計(jì)的電路中包含了很多電容，電容的版圖如圖 3 所示： 圖 3 隨 著高頻集成電路的快速發(fā)展，諸如電感之類的布線特性，都需要進(jìn)行特別的考慮。螺旋電感的版圖如圖 4 所示。很快 CMOS 集成電路在一些應(yīng)用中代替了雙極集成電路。當(dāng)我看見那美麗的版圖時(shí)，我心里充滿了成功的喜悅，當(dāng)一個(gè)一個(gè)的困難在老師和同學(xué)的幫助下而煙消云散時(shí)，我才發(fā)現(xiàn) 在實(shí)踐中發(fā)現(xiàn)問題解決問題乃是人生一大樂趣，正是因?yàn)閯⒗蠋熀屯瑢W(xué)的幫助，這一樂趣才能持續(xù)。 Douglas ，《 CMOS Analog Circuit Design（ Second Edition）》 ,電子工業(yè)出版社， [M] [7] Alan Hastings， 模擬電路版圖的藝術(shù) .影印版， 北京清華大學(xué)出版社， [M] 2021 [8] [美 ]塞因特（ Saint， C.）集成電路版圖設(shè)計(jì) ,[M] 2021 年 11 月 28 日 [9] JAN RABEY M． DIGITAL INTEGRATEDCIRCUITS： A DESIGN PERSPECTIVE． Prentice—— Hall IncSimon~Schuster [10] Nigel Horspool,Peter ASIC HANDBOOK ASIC 完備指南（影印版） .北京：清華大學(xué)出版社， 2021. [11] Christopher Saint,Judy Saint,集成電路版圖 掩膜設(shè)計(jì) ,清華大學(xué)出版社。 也感謝學(xué)校為我們提供的條件，寬敞明亮的空調(diào)實(shí)驗(yàn)室，讓我們能安靜舒適的環(huán)境里進(jìn)行設(shè)計(jì)，順利的完成設(shè)計(jì)。為期幾個(gè)月的畢業(yè)設(shè)計(jì)就到了尾聲 ，我所做的課題是低噪聲放大器的版圖設(shè)計(jì)，這個(gè)課題當(dāng)時(shí)覺得很簡單，可后來真正做起來才知道自己的想象和實(shí)際的差距。 24 圖 4 圖 5 25 早期的 MOS 工藝僅提供 PMOS 晶體管。電流與磁場總是同時(shí)發(fā)生的。 有時(shí)候這種最簡單的電阻的版圖并不符合設(shè)計(jì)的要求，我們可以根據(jù)上章講到的內(nèi)容改變電阻版圖的形式，如下圖 2 所示。 電路結(jié) 構(gòu) 如下 圖 11 是此次實(shí)驗(yàn)中所用電路的完整電路原理圖 圖 11 21 本設(shè)計(jì)是在典型共源共柵結(jié)構(gòu)上改進(jìn)而成的，為了解決單端 LNA 對接地的寄生電感非常靈敏的問題，采用了全差分結(jié)構(gòu)，如上圖所示 ，左右是完全對稱的。對于器件的匹配我們已經(jīng)在上面介紹了很多種方法，真正要實(shí)現(xiàn)電路的匹配效果好，不但要保證器件的匹配，也要充分考慮信號線上面的相互匹配。現(xiàn)有的集成工藝中，它可以降低熱梯度或工藝存在的線性梯度。 圖 5電阻指狀交叉的蛇形布 線 上面的布線采用蛇形的走線，當(dāng)然需要用不同的金屬層來實(shí)現(xiàn)這一要求。 虛擬 器件法 (Root Device Method) 有時(shí)侯我們會遇到兩個(gè)或者兩個(gè)以上的而且阻值不同的電阻需要匹配。 一 個(gè)優(yōu)秀的版圖可以大大提升一個(gè)設(shè)計(jì)。為了減小這種不利因素，采用了 質(zhì)心對稱 布局法，將 M M4兩個(gè)管子分別拆成原來寬度一半的兩個(gè)管子，沿對角線放置，如圖 (d)所示。特別是對于質(zhì)心對此結(jié)構(gòu)，對角線交叉的器件三端連線變得尤為復(fù)雜。因此，版圖設(shè)計(jì)中，所有器件的布局方向最后能夠 均一致。整個(gè) LNA 電路在走線生也注意避免將敏感信號線和其它線交叉走線。這種噪聲具有寬帶的特性。根據(jù)電流中每支電流的峰值電流計(jì)算最小線寬，以保證電流能在正常的工作電流下工作。 167。 ，使大部分金屬以橋面的形式懸浮于空氣中，以減小襯底損耗和容性寄生效應(yīng)。 片外貼片和螺旋電感以及鍵合線電感由于其高的 Q 值具有很大的優(yōu)勢。但 MOS 電容的品質(zhì)因子和線性度不佳，并且工作時(shí)必須保持晶體管工作在強(qiáng)反型狀態(tài)，這就在很大程度上限制了它的應(yīng)用范圍。 CMOS工藝中的電容 射頻集成電路中的電容主要包括 PN 結(jié)電容、 MOS 電容、 MIM(金屬 電介質(zhì) 金屬 )電容等。 多晶硅摻雜濃度的高低對它的電阻率有很大的影響，因此多晶硅的電阻由它的厚度和摻雜濃度決定。 CMOS工藝中的 元 器件 MOS 管和雙極晶體管是構(gòu)成集成電路最主要的器件，但是，要組成一個(gè)完整的電路，電阻、電容和二極管等元件也是必不可少的。該軟件通過 Library Cell View 三級目錄輔助芯片設(shè)計(jì) [1 ] : (1) 設(shè)計(jì)者為自己要完成的系統(tǒng)任務(wù)建立新的 Library 。 制定設(shè)計(jì)規(guī)則包括線寬、間距、覆蓋、面積、露頭和凸頭等規(guī)則，他們分別給出最小線寬、最小間距、最小覆蓋、最小面積、最小露頭和最小凸頭等數(shù)值。另外可以采用第二種設(shè)計(jì)規(guī)則，由 Mead和 Conway推廣的比例設(shè)計(jì)規(guī)則，也叫做設(shè)計(jì)規(guī)則。設(shè)計(jì)規(guī)則是使他們兩者都滿意的折衷。設(shè)計(jì)者將手工設(shè)計(jì)好的版圖草圖用一個(gè)交互圖形編輯器輸入計(jì)算機(jī)并進(jìn)行編輯。 節(jié)省面積的途徑：電源線下面可以畫有器件 ， 節(jié)省面積．?dāng)?shù)字電路版圖主要是要節(jié)省面積 ， 減小面積。看有沒有連錯(cuò)線。程序就按照規(guī)則檢查文件運(yùn)行。布局設(shè)計(jì)的另一個(gè)重要的任務(wù)是焊盤的布局。它幾乎可以完成電子設(shè)計(jì)的方方面面，包括 ASIC設(shè)計(jì)、 FPGA設(shè)計(jì)和 PCB設(shè)計(jì)。 壓縮 :是布線完成后的優(yōu)化處理過程，他試圖進(jìn)一步減小芯片的面積。 引