高性能視頻開發(fā)驗證平臺系統(tǒng)的設計_碩士學位論文(編輯修改稿)
2024-08-19 06:41 本頁面
【文章內(nèi)容簡介】 ............................................................... 30 表 33 19201080(4:2:2)30fps 圖像數(shù)據(jù)傳輸率計算 .................................................. 31 表 34 平臺電源電壓指標 ........................................................................................ 33 表 35 平臺供電電壓上升時間 ................................................................................. 34 表 36 平臺功耗估計 ............................................................................................... 34 表 37 平臺母板層疊結(jié)構(gòu)定義及各層厚度 ............................................................... 42 表 38 平臺母板各層特性阻抗與線寬 ...................................................................... 42 表 39 平臺應用軟件列表 ....................................................................................... 45 表 310 視頻輸出接口應用模塊輸出參數(shù) ................................................................. 48 表 311 SDRAM 接口應用模塊總線接口 .................................................................. 49 表 312 SDRAM 接口應用模塊命令碼表 .................................................................. 49 表 313 DDR 控制信號和命令 ................................................................................. 52 表 314 DDR 模式寄存器配置 ................................................................................. 53 表 315 FPGA 接口連線 .......................................................................................... 55 表 41 AVS D1 視頻解碼器性能指標 ........................................................................ 58 表 42 AVS D1 解碼器使用平臺資源 ........................................................................ 60 表 43 AGU 控制器接口 .......................................................................................... 64 表 44 AGU 運算中相鄰塊與后向參考幀保存信息 .................................................... 65 表 45 AGU VLD 接口 ............................................................................................. 65 表 46 AGU RR 接口 ............................................................................................... 65 表 47 AGU 模塊平臺綜合結(jié)果 ................................................................................ 70 表 48 MPEG4 開發(fā)系統(tǒng)、高性能平臺與 單元庫綜合比較 ........................... 70 圖 11 視頻編解碼器 ASIC 的設計流程 ...................................................................... 9 圖 12 混合結(jié)構(gòu) MPEG4 編碼器結(jié)構(gòu) ....................................................................... 12 圖 21 MPEG4 編解碼芯片開發(fā) 系統(tǒng)整體結(jié)構(gòu) ......................................................... 15 圖 22 MPEG4 編解碼芯片開發(fā)系統(tǒng)子母板結(jié)構(gòu) ..................................................... 15 圖 23 MPEG4 編解碼芯片開發(fā)系統(tǒng)母板結(jié)構(gòu) ......................................................... 16 圖 24 MPEG4 編解碼芯片開發(fā)系統(tǒng)子板結(jié)構(gòu) ......................................................... 16 圖 25 MPEG4 視頻解碼器系統(tǒng)結(jié)構(gòu) ....................................................................... 18 圖 26 MPEG4 專用結(jié)構(gòu)視頻解碼芯片封裝 ............................................................ 21 圖 27 MPEG4 專用解碼芯片驗證系統(tǒng)結(jié)構(gòu) ............................................................ 22 圖 28 MPEG4 ASIC 驗證模塊 ................................................................................ 23 圖 31 高性能視頻開發(fā)驗證平臺整體結(jié)構(gòu) ............................................................... 26 圖 32 高性能視頻開發(fā)驗證平臺母板整體結(jié)構(gòu) ........................................................ 28 圖 33 高性能視頻開發(fā)驗證平臺母板 PCB 布局 ....................................................... 29 圖 34 Xilinx Virtex4 FPGA 系列 ............................................................................. 30 浙江大學碩士學位論文 6 圖 35 DDR400 SDRAM 內(nèi)部結(jié)構(gòu) ........................................................................... 32 圖 36 平臺 DDR 連接 ............................................................................................. 32 圖 37 平臺電源設計方案 ........................................................................................ 35 圖 38 平臺電源順序解決方案 ................................................................................. 35 圖 39 DDR400 供電電源產(chǎn)生電路 .......................................................................... 36 圖 310 Xilinx FPGA 專用 USB 下載線纜 ................................................................. 37 圖 311 JTAG/Serial 接口 ........................................................................................ 37 圖 312 差分信號輸入輸出端口 .............................................................................. 38 圖 313 高性能視頻開發(fā)驗證平臺子板結(jié) 構(gòu)圖 .......................................................... 39 圖 314 高性能視頻開發(fā)驗證平臺子板 PCB 布局 .................................................... 40 圖 315 平臺子板 接口結(jié)構(gòu) ......................................................................... 41 圖 316 平臺子板視頻輸入接口結(jié)構(gòu) ....................................................................... 41 圖 317 平臺母板層疊結(jié)構(gòu)和電介質(zhì)層芯厚度 ......................................................... 42 圖 318 并聯(lián)終端雙向點對點結(jié)構(gòu) ........................................................................... 43 圖 319 Thevenin 等效終端網(wǎng)絡 ............................................................................... 43 圖 320 串聯(lián)終端雙向點對點結(jié)構(gòu) ........................................................................... 43 圖 321 帶有 DCI 功能的雙向點對點結(jié)構(gòu) ............................................................... 44 圖 322 平臺 DDR400 接口終端方案 ....................................................................... 44 圖 323 USB 接口應用模塊結(jié)構(gòu) .............................................................................. 45 圖 324 RS232 接口應用模塊結(jié)構(gòu) ............................................................................ 46 圖 325 視頻輸出接口應用模塊結(jié)構(gòu) ....................................................................... 47 圖 326 SDRAM 接口應用模塊結(jié)構(gòu) ......................................................................... 48 圖 327 SDRAM 接口應用模塊握手信號設計 ........................................................... 50 圖 328 SDRAM 芯片讀操作時序 ............
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