【文章內容簡介】 果每一個 第 2 章 直接數字頻率合成器的原理及性能 第 1 頁 時鐘周期遞增 K。這里 N為相位累加器的字長， K稱為頻率控制字。波形ROM 示意圖如圖 2一 3 所示。 圖 2一 3波形 ROM 示意圖 其中相位累加器字長為 N， DDS 控制時鐘頻率為 fC，頻率控制字為K。 DDS 直接從“相位”的概念出發(fā)進行頻率合成。相位累加器由加法器與累加寄存器級 聯構成。每來一個時鐘脈沖 fC，加法器將頻率控制字 K 與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是 DDS 輸出的信號頻率。 DDS 的核心就是相位累加器，利用它來產生信號遞增的相位信息，整個 DDS 系統在統一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。加法運算的步進越大，相應合成的相位值變化越快，輸出信號的頻率也就越高。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為。 =d叔 I)/dt， 所以相位變化越快，信號的頻率越高。 ROM 表完成將累加器相位信息轉換為幅值信息的功能。再由 D/A 完成數字抽樣信號到連續(xù)時域信號的轉換， D/A 輸出的臺階信號再經低通濾波器平滑可以得到精確的連續(xù)正弦信號波形。相位累加器利用 Nbit 二進制加法器的模溢出特性來模擬理想正弦波的 2: 第 2 章 直接數字頻率合成器的原理及性能 第 1 頁 相位周期。相位累加器輸出和 ROM 輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。用相位累加器輸出的數據作為波形存儲器的相位取樣地址，這樣就可以把存儲在波形存儲器內的波形抽樣值 (二進制編碼 )經查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到 D/A轉換器， D/A 轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。假設，相位累加器字長為 N， DDS 控制時鐘頻率為fC，時鐘周期為 Tc=1/fc，頻率控制字為 K。系統工作時，累加器的單個時鐘周期的增量值為 相應角頻率 因 DDS輸出信號是對正弦波的抽樣合成的，所以應滿足 Niqust定理要求， 即，也就是要求，根據頻譜性能要求。 當 DDS 相位累加器采用 32 位字長，時鐘頻率為 30MHz 時，它的輸出頻率 間隔可達到 。可見， DDs 基于累加器相位控制方式給它帶來了微步進的優(yōu)勢。 DDS 頻率合成器具有以下優(yōu)點 :(1)頻率分辨率高，輸出頻點多，可達ZN 個頻點 (假設 DDS 相位累加器的字長是 N)。(2)頻 率切換速度快，可達 us量級 。(3)頻率切換時相位連續(xù) 。(4)可以輸出寬帶正交信號 。(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用 。(6)可以產生任意波形 。(7)全數字化實現，偏于集成，體積小，重量輕。 但 DDS 也有比較明顯的缺點 :(l)輸出信號的雜散比較大 。(2)輸出信號的帶寬受到限制。 DDS 輸出雜散比較大，這是由于信號合成過程中的相位截斷誤差、 D/A 轉換器的截斷誤差和 D/A 轉換器的非線性造成的。當然隨著技術的發(fā)展，這些問題正在逐步得到解決。如通過增長波形 ROM的長度也減小相位截斷誤差 。通過增 加波形 ROM的字長和 D/A轉換器的精度以減小 D/A 量化誤差等。在比較新的 DDS 芯片中普遍都采用了 1Zbit的 D/A 轉換器。當然一味靠增加波形 ROM 的深度和字長的方法來減小雜第 2 章 直接數字頻率合成器的原理及性能 第 1 頁 散對性能的提高總是有限的。已有研究在對 DDS 輸出的頻譜做了大量的分析后，總結出了誤差的領域分布規(guī)律建立了誤差模型，在分析 DDS 頻譜特性的基礎上又提出了一些降低雜散功率的方法 。 可以通過采樣的方法降低帶內誤差功率，可何編程任務且具有擴展的函數庫。和 C 語言一樣， G語言定義了數據模型、結構類型和模塊調用語法規(guī)則等編程語言的基本要素，在功能的完 善性和應用的靈活性上不比任何高級語言差。 G語言還擁有豐富的擴展函數，為用戶提供了極大的方便。這些擴展函數主要是關于數據采集、 GPIB 和串行儀器控制，以及數據分析、數據顯示和數據存儲。同時， G 語言還包括常用的程序調試工具，如設置斷點、單步調試、數據探針和動態(tài)顯示執(zhí)行程序流程等功能。 G 語言和傳統語言最大的區(qū)別在于編程方式，一般的高級語言采用文本編程，而 G語言采用圖形化的編程方式。 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 I 第三章 基于 FPGA 的 DDS 模塊的實現 現場可編程門陣列 (FPGA)簡介 FPGA 是英文 FieldprogrammableGateArray 的縮寫，即現場可編程門陣列，它是在隊 L、 GAL、 EPLD 等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路 (ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。 FPGA 采用了邏輯單元數組 LCA(LogicCellArray)這樣一個新概念，內部包括可配置邏輯模塊 CLB(ConfigurableLogieBloek)、輸出 /輸入模塊 IOB(Inpu 燈 OutputBloek)和內部聯機 (Interconnect)三個部分。 FPGA 的基本特點主要有 :(l)采用 FPGA 設計 ASIC 電路，用戶不需要投 片生產，就能得到合用的芯片。 (2)FPGA 可做其他全定制或半定制 ASIC電路的中試樣片。 (3)FPGA 內部有豐富的觸發(fā)器和 FO 引腳。 (4)FPGA是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 因此， FPGA 芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。 FPGA 具有靜態(tài)可重復編程和動態(tài)在系統重構的特性，使得硬件功能可以像軟件一樣通過編程來修改。在 FPGA 實際應用中，設計的保密和設計的可升級是十分重要的，用單片機來配置 FPGA 可以很好的解決上述問題。用單片機配置 FPGA 器件時，關鍵在于產生合適的時序。單片機可選用常用的如 MCS51 系列、 MCS96 系列、 AVR 系列等均可。 Cyclone 一 ll[12)系列 FPGA 主要由輸入輸出單元 IoE、掩埋數組 EAB、邏輯數組 LAB 及內部聯機組成。 EAB 是在輸入和輸出埠加有寄存器的 RAM塊，其容量可靈活變化。所以， EAB 不僅可以用于內存，還可以事先寫入查表值來用它構成如乘法器、糾錯邏輯等電 路。當用于 RAM 時， EAB可配制成多種形式的字寬和容量。 Altera 公司 FPGA 器件 Cyclone 一 11系列的組成主要包括 :(l)邏輯數組，由多個邏輯數組塊 (LogicArrayBlocks， LABs)排列而成，用于實現大部分邏輯功能 。(2)在芯片四周分布著可編程的輸入輸出單元 (InPut/OutPut 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 II ElementS， IOES)，提供封裝引腳與內部邏輯之間的連接接口 。(3)豐富的多層互連結構的可編程聯機 。(4)片上的隨機存取塊狀 RAM。(5)鎖相環(huán)(PLL)，用于時鐘的鎖定與同步、能夠實現時鐘的倍 頻和分頻 。(6)高速的硬件乘法器，有助于實現高性能的 DSP 功能。 FPGA 是由存放在片內 RAM 中的程序來設置其工作狀態(tài)的，因此，工作時 需要對片內的 RAM 進行編程。用戶可以根據不同的配置模式，采用不同的編程方式。加電時， FPGA 芯片將 EPROM 中數據讀入片內編程 RAM 中，配置完成以后， FPGA 進入工作狀態(tài)。掉電后， FPGA 恢復成白片，內部邏輯關系消失，因此， FPGA 能夠反復使用。 FPGA 的編程無須專用的 FPGA編程器，只須用通用的 EPROM、 PROM 編程器即可。當需要修改 FPGA 功能時，只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數據，可以產生不同的的電路功能。因此， FPGA 的使用靈活。 FPGA 的編程技術。目前有三種基本的 FPGA 編程技術 :SRAM、反熔絲、 Flash。其中， SRAM 是迄今為止應用范圍最廣的架構，主要因為它速度快且具有可重編程能力，而反熔絲 FPGA 只具有一次可編程 (oneTimeProgrammabfe， OTP)能力?；?Flash 的 FPGA 是 FPGA 領域比較新的技術，也能提供可重編程功能?；?SRAM 的 FPGA 器件經常帶來一些其他的成本，包括 :啟動 PROMS 支持安全和 保密應用的備用電池等等?；?Flash 和反熔絲的 FPGA 沒有這些隱 含成本，因此可保證較低的總系統成本。 打開 Quartus II 軟件并建立工程 Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。用于完成 波形發(fā)生器 的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統測試等。 (1) 打開 Quartus II 軟件。 (2) File→New Project Wizard 。出現一系列對話框，其他保持默認值。 直到如圖 所示將工程取名為 “biye”。 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 III 圖 新建工程路徑、名稱 、頂層實體指定對話框 （ 3） 在以上步驟上繼續(xù)點擊 “NEXT”，直到如圖 所示對話選擇目標器件為 Cyclone 系列的 EP1C6Q240C8。接下來其他對話框都默認值即可。繼續(xù)點擊 “NEXT”即可完成新建工程的操作。 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 IV 圖 新建工程選擇器件對話框 新建 Block Diagram/Schematic File 并添加模塊電路。 （ 1） 在 Quartus II軟件里選擇 File→New 打開新建文件夾對話框，如圖 所示，選擇 Block Diagram/Schematic File，單擊 OK，即建立了一個空的頂層模塊。 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 V 圖 新建 模塊 文件夾對話框 （ 2） 選擇 File→Save As 為 “ Block ” （ 3 ）選中新建的 Block Diagram/Schematic File ，并雙擊 Block Diagram/Schematic File，然后選擇所需的模塊，如圖 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 VI 圖 選擇所需的模塊放入 Block Diagram/Schematic File 就這樣， 按照上 述步驟 ，逐 個生成 所需模 塊，放 入 Block Diagram/Schematic File中。等待最后生成電路。 建立 VHDL 編程模塊 （ 1） 在 Quartus II軟件里選擇 File→New 打開新建文件夾對話框，如圖 所示，選擇 VHDL File，單擊 OK，即建立了一個空的 VHDL編程模塊 。 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 VII 圖 新建 VHDL編程模塊文件夾對話框 （ 2）每個 VHDL編程模塊保存命名為自己所需的名稱。 生成 Vector Waveform File 對要生成 VWF的 VHDL File選擇“ FileNew”生成 Vector Waveform File。如圖 圖 新建 Vector Waveform File 新建 Vector Waveform File 成功后，選擇“ ViewUtility WindowsNo 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 VIII Quart。 sH 軟件的設計文件可以來自 Quart。 SH 設計輸入工具或各種工業(yè)標準的 EDA設計輸入工具 QuartuSH強大的集成功能允許信息在各種應用程序間自由交流，設計者可在一個工程內直接從某個設計文件轉換到其他任何設計文件，而不必理會設計文件是圖形格式、文本格式，還是波形格式。 QuartuSH 具有如下的多種設計輸入方法 :原理圖輸入與符號編輯、硬件描述語言、波形設計輸入 、平面圖編輯以及層次設計輸入。如此眾多的設計方法幫助設計者輕松地完成設計輸入。 QuartuSH 處理一個設計時，軟件