【文章內(nèi)容簡介】 與輸入 /輸出電壓比有關(guān)。從基本原理來說， LDO根據(jù)負載電阻的變化情況來調(diào)節(jié)自身的內(nèi)電阻，從而保證穩(wěn)壓輸出端的電壓不變。其變換效率可以簡單地看作輸出與輸入電壓之比。如今很多廠商都有適合 FPGA 應(yīng)用的低電 第 6 頁 共 38 頁 6 壓、大電流 LDO 芯片 。而且 LDO 芯片所占面積僅為幾個 平方毫米 ，只要求外接輸入和輸出電容即可工作。 由于采用線性調(diào)節(jié)原理， LDO 本質(zhì)上沒有輸出紋波。不過隨著 LDO 的輸入 /輸出電壓差別增大或者輸出電流增加， LDO 的發(fā)熱比也會按比例增大，所以，對散熱控制方面要求很高。 但 為了 保證 供電 源 電壓穩(wěn)定不變，幾乎所有的電子設(shè)備都采用穩(wěn)壓 器供電 。 AMS1117 系列 有 、 、 、 、 和可調(diào)電壓輸出，最大輸出電流均為 5A，非 常適合于大電流負載應(yīng)用 。 濾波電路設(shè)計 電源 濾波 的作用就是減少電源干擾 ,而電源干擾可以分為兩類 :普通模式和共通模式。普通模式是兩組輸入電源線之間的雜訊 ,這種雜訊通常是在關(guān) 機和開機時產(chǎn)生。而共通模式是指因為器材接地不良 ,又或是廣播無線電及冰箱馬達電磁、日光節(jié)能燈鎮(zhèn)流器、洗衣機、風扇可控硅調(diào)速等引發(fā)的干擾！ 我們常在直流電源電路中加一 RC 電路來抑制紋波，電源濾波器的作用就是抑制交流電源上的干擾 。 本開發(fā)板也對電源和各個模塊進行了濾波， 減少傳導(dǎo)干擾、輻射干擾， 使電源和器件的工作更加安全穩(wěn)定。 常用的濾波電路有無源濾波和有源濾波兩大類。 有源濾波的主要形式是有源 RC 濾波，也被稱作電子濾波器。 無源濾波的主要形式有電容濾波、電感濾波和復(fù)式濾波 (包括倒 L型、 LC 濾波、 LCπ型濾波和 RCπ型 濾波等 )。 因為形狀很象字母π，所以 叫π型濾波器 。 它是 利用電感、電容和電阻的組合設(shè)計構(gòu)成的電路，可濾除某一次或多次諧波，最普通易于采用的無源濾波器結(jié)構(gòu)是將電感與電容串聯(lián)，可對主要次諧波（ 7）構(gòu)成低阻抗旁路；無源濾波器又稱 LC 濾波器 ， 單調(diào)諧濾 波器 、 雙調(diào)諧濾波器 、 高通濾波器 都屬于無源濾波器。 在本設(shè)計中， DC電源、 FPGA 和存儲器件等都采用電容濾波電路。 并且采用高成本的鋁電解貼片電容作為濾波電容。采用電容并聯(lián)的形式，增強了濾波的性能和效果。 使電路的穩(wěn)定性更加可靠。 其濾波電路如下圖 所示： 圖（ 4）電容濾波處理電路 電容器是一個儲存電能的倉庫。在電路中，當有電壓加到電容器兩端的時候，便對電容器充電，把電能儲存在電容器中；當外加電壓失去（或降低）之后，電容器將把儲存的電能再放出來。充電的時候，電容器兩端的電壓逐漸升高，直到接近充電電壓；放 第 7 頁 共 38 頁 7 電的時候，電容器兩端的電壓逐漸降低，直到完全消失。電容器的容量越大，負載電阻值越大，充電和放電所需要的時間越長。這種電容帶兩端電壓不能突變的特性，正好可以用來承擔濾波的任務(wù)。 電容并聯(lián)一大一小是由于電容的非電容特性引起的。一般見到的大容量的電解電容都是 鋁電解電容，是由卷曲結(jié)構(gòu)構(gòu)成的，所以引入了不小的電感，并和其他特性一起導(dǎo)致了在高頻情況的電容容量急劇降低電容損耗急劇增大等不利情況的出現(xiàn)。小電容對高頻濾波效果要好很多， 一般 陶瓷電容濾高頻，電解電容濾低頻。 因此搭配使用會對電源質(zhì)量和可靠性有很大提高。 電容濾波電路利用電容的充、放電作用，使輸出電壓趨于平滑。 RLC 為放電時間常數(shù)，因為 RL較大，放電時間常數(shù)遠大于充電時間常數(shù)，因此，濾波效果取決于放電時間常數(shù)。電容 C 愈大，負載電阻 RL 愈大，濾波后輸出電壓愈平滑，并且其平均值愈大 。 顯然，電容量越大，濾波效果越好，輸 出波形越趨于平滑，輸出電壓也越高。但是，電容量達到一定值以后，再加大電容量對提高濾波效果已無明顯作用。通常應(yīng)根據(jù)負載電用和輸出電說的大小選擇最佳電容量。 而 FPGA 開發(fā)板的 鎖相環(huán)部分采用π型濾波電路處理，同時每路獨立的 PLL 分別有電容濾波 。 其電路原理圖如下： 圖（ 5）鎖相π型濾波電路 FPGA 芯片 EP2C8Q208 提供 8 路時鐘供用戶使用，板載 50M有源晶振，可以根據(jù)需要進行 PLL（鎖相環(huán)） 定制， PLL用于振蕩器中的反饋技術(shù) 或者直接分頻處理，其余 7路供用戶在外部時鐘輸入的時候使用 。 鎖相環(huán)是 一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。 PLL 通過比較外部信號的相位和由壓控晶振（ VCXO）的相位來實現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。 在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術(shù)，因為通過鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個采樣時鐘 。由于 相環(huán)用來統(tǒng)一整合時脈訊號 ,使內(nèi)存能正確的存取資料 。所以 為了增加穩(wěn)定 第 8 頁 共 38 頁 8 性，對時鐘輸入部分做了π型濾波處理，同時含有電阻緩沖 。圖（ 6）為對時鐘輸入部分進行π型濾波處理 的原理圖： 圖（ 6）時鐘π型濾波電路 如上分析， 電源和 PLL 部分均是經(jīng)過π型濾波處理 的。 把電容按在負載并聯(lián)支路，把電感或電阻接在串聯(lián)支路，可以組成 復(fù)式濾波器，達到更佳的濾波效果口這種電路的形狀很象字母π，所以 叫π型濾波器。 其中間 利用電感對交流阻抗大而對直流用抗小的特點，可以用帶鐵芯的線圈做成濾波器。電磁濾波輸出電壓較低，相輸出電壓波動小，隨負載變化也很小，適用于負載電流較大的場合。 其濾波效能很高，幾乎沒有直流電壓損失，適用于負載電流較大、要求紋波很小的場合。但是，這種濾波器由于電感體積和重量大（高頻 時可減?。?，比較笨重，成本也較高，一般情況下使用得不多。這種復(fù)式濾波器結(jié)構(gòu)簡單，能兼起降壓、限流作用，濾波效能也較高，是最后用的一種濾波器。上述兩種復(fù)式濾波器，由于接有電容，帶負載能力都較差 。 但本設(shè)計中對濾波器的負載能力要求不是很嚴格。 π型濾波電路是 根 據(jù)電抗性元件對交、直流阻抗的不同，由電容 C及電感 L所組成的濾波電路 。 因為電容器 C 對直流開路，對交流阻抗小，所以 C并聯(lián)在負載兩端。 當流過電感的電流變化時，電感線圈中產(chǎn)生的感生電動勢將阻止電流的變化。 而 電感器 L 對直流阻抗小，對交流阻抗大，因此 L應(yīng)與負載串聯(lián) 。 并聯(lián) 的電容器 C在輸入電壓升高時，給電容器充電，可把部分能量存儲在電容器中。而當輸入電壓降低時，電容兩端電壓以指數(shù)規(guī)律放電，就可以把存儲的能量釋放出來。經(jīng)過濾波電路向負載放電，負載上得到的輸出電壓就比較平滑，起到了平波作用。 其中的 電感濾波，當輸入電壓增高時，與負載串聯(lián)的電感 L中的電流增加，因此電感 L將存儲部分磁場能量，當電流減小時，又將能量釋放出來，使負載電流變得平滑，因此，電感 L也有平波作用。利用儲能元件電感器 L 的電流不能突變的特點，在整流電路的負載回路中串聯(lián)一個電感，使輸出電流波形較為平滑。因為電感對直流的阻 抗小，交流的阻抗大，因此 本設(shè)計中選用π型濾波 能夠得到較好的濾波效果而直流損失小 。 第 9 頁 共 38 頁 9 下載編程電路 和配置 下載編程電路： 下載調(diào)試配置接口為 JTAG 和 ASP， 此外配置管腳通過插針引出 ， 分別為在線編程和燒寫 EPCS1 芯 片用 。 下面 圖（ 7） 給出他們的具體 電路 連接方式 ： 圖（ 7） JTAG 和 ASP 接口電路 JTAG 是串行接口 主要應(yīng)用于：電路的邊界掃描測試和可編程芯片的在系統(tǒng)編程 。 標準的 JTAG 接口是 4 線： TMS、 TCK、 TDI、 TDO,分別為模式選擇、時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。 相關(guān) JTAG 引腳的定義為： TCK 為測試時鐘輸入； TDI 為測試數(shù)據(jù)輸入，數(shù)據(jù)通過 TDI引腳輸入 JTAG 接口； TDO為測試數(shù)據(jù)輸出，數(shù)據(jù)通過 TDO引腳從 JTAG 接口輸出； TMS 為測試模式選擇， TMS 用來設(shè)置 JTAG 接口處于某種特定的測試模式； TRST 為測試復(fù)位，輸入引腳，低電平有效 ； GND接地。 這里設(shè)計選用的 JTAG接口 最初是用來對芯片進行測試的 ,基本原理是在器件內(nèi)部定義一個 TAP 通過專用 JTAG 測試工具對進行內(nèi)部節(jié)點進行測試。 JTAG 測試允許多個器件通過 JTAG 接口串聯(lián)在一起 ,形成一個 JTAG 鏈 ,能實現(xiàn)對各個器件分別測試?，F(xiàn)在， JTAG接口還常用于實現(xiàn) ISP 在線編程，對 FLASH 等器件進行編程。 JTAG 編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對芯片進行預(yù)編程現(xiàn)再裝到板上因此而改變，簡化的流程為先固定器件到電路板上，再用 JTAG 編程 ,從而大大加快工程進度。 JTAG 接口可對 FPGA 芯片內(nèi)部的所有部件進行編程。 ASP 即 主動串行配置（ AS）、被動串行（ PS）。芯片 EPCS1 和 EPCS EPCS16 下載程序常用 主動串行（ AS）模式 ； Stratix 和 Stratix GX 測試時采用被動串行（ PS）模式 。使用到的引腳主要配置引腳如下： MSEL MSEL0：輸入；接地。 nSTATUS：雙向漏極開路；命令狀態(tài)下器件的狀態(tài)輸出。加電后， FPGA 立即驅(qū)動該引腳到低電位，然后在 100ms 內(nèi)釋放掉它， nSTATUS 必須經(jīng)過 電阻上拉到 Vcc，如果配置中發(fā)生錯誤， FPGA 將其拉低。 第 10 頁 共 38 頁 10 nCONFIG：輸入；配置控制輸入。低電位使 FPGA 器件復(fù)位，在由低到高的跳變過程中啟動配置。 CONF_DONE：雙向漏極開路；狀態(tài)輸出。在配置期間， FPGA 將其驅(qū)動為低。所有配置數(shù)據(jù)無誤差接收后， FPGA 將其置為三態(tài)，由于有上拉電阻，所以將變?yōu)楦唠娖?，表示配置成功?狀 態(tài)輸入。輸入高電位引導(dǎo)器件執(zhí)行初始化過程并進入用戶狀態(tài) 。 CONF_DONE必須經(jīng)過 電阻上拉到 Vcc，而且可以將外電路驅(qū)動為低以延時 FPGA 初始化過程。 DCLK：輸入；為外部數(shù)據(jù)源提供時鐘。 nCE：輸入； FPGA 器件使能輸入， nCE 為低時使能配置過程，而且為單片配置時，nCE 必須始終為低。 nCEO：輸出（專用于多片器件） FPGA 配置完成后，輸出為低。在多片級聯(lián)配置時，驅(qū)動下一片的 nCE 端。 DATA0：輸入；數(shù)據(jù)輸入，在 DATA0 引腳上的一位配置數(shù)據(jù)。 在被動串行配置（ PS） 方式中，由 ByteBlaster、 FLEX 下載電纜或微處理器產(chǎn)生一個由低到高的跳變送到 nCONFIG 引腳，然后微處理器或編程硬件將配置數(shù)據(jù)送到 DATA0引腳，該數(shù)據(jù)鎖存至 CONF_DONE 變?yōu)楦唠娢?，它是先將每字?jié)的最低位 LSB 送到 FLEX10K器件。 CONF_DONE 變?yōu)楦唠娢缓螅?DCLK 必須多余的 10個周期來初始化該器件，器件的初始化是由下載電纜自動執(zhí)行的 電路配置： FPGA 是基于門陣列方式為用戶提供可編程資源的，其內(nèi)部邏輯結(jié)構(gòu)的形成是由配置數(shù)據(jù)決定的。這些配置數(shù)據(jù)通過外部控制電路或微處理器加載到 FPGA 內(nèi)部 的 SRAM 中，由于 SRAM 的易失性，每次上電時，都必須對 FPGA 進行重新配置，在不掉電的情況下，這些邏輯結(jié)構(gòu)將會始終被保持，從而完成用戶編程所要實現(xiàn)的功能。 在用戶模式下，當 nCONFIG 引腳持續(xù)低電平 40μs 時， FPGA 將進入復(fù)位狀態(tài)。復(fù)位時， FPGA 采樣 MSEL 引腳的電平值，以確定采用的配置方式；同時， nSTATUS 和 CONF_DONE引腳由 FPGA 置為低電平，所有 I/0引腳為三態(tài)且 FPGA 內(nèi)部配置寄存器被清空。 復(fù)位后，nCONFIG 被外部上拉電阻拉高，進入配置階段。 此時， nSTATUS 被 FPGA 釋放并由外部上拉電阻拉為高電平后進入配置狀態(tài)。 Cyclone芯片通過將 nCSO 輸出的信號置低來使能串行配置芯片， nCS0 引腳連接配置芯片的片選段 (nCS)，用串行時鐘 (DCLK)和串行數(shù)據(jù)輸出 (ASDO)引腳來發(fā)送操作指令，或?qū)⒌刂沸盘栕x到串行配置芯片中。接著配置芯片將數(shù)據(jù)送到串行數(shù)據(jù)輸出 (DATA)引腳， DATA 引腳連接 Cyclone 芯片的 DATA0 輸入腳。配置數(shù)據(jù)在 DCLK 時鐘的上升沿載入 FPGA。當接收完所有的配置位后 (CRC 校驗無誤 )， Cyclone 芯片懸空 CONF_DONE 引腳，該引腳由外部10 kΩ 電阻拉高；同時，停止驅(qū)動 DCLK 信號。當 CONF_DONE 到達一定的邏輯高電平后，初始化 配置 開始。 第 11 頁 共 38 頁 11 FPGA 的配置方式分為主動式和被動式，數(shù)據(jù)寬度有 8位并行方式和串行方式兩種。在主動模式下， FPGA 在上電后，自動將配置數(shù)據(jù)從相應(yīng)的外存儲器讀入到 SRAM 中，實現(xiàn)內(nèi)部結(jié)構(gòu)映射；而在被動模式下， FPGA 則作為從屬器件，由相應(yīng)的控制電路或微處理器提供配置所需的時序，實現(xiàn)配置數(shù)據(jù)的下載。 1. 配置引腳 ： FPGA 的配置引腳可分為兩類：專用配置引腳和非專用配置引腳。專用配置引腳只有在配置時起作用，而非專用配 置引腳在配置完成后則可以作為普通的 I/O 口使用。 專用的配置引腳有：配置模式腳 M M M0；