【文章內(nèi)容簡(jiǎn)介】 驅(qū)動(dòng)程序已經(jīng)完全屏蔽了 Flash的硬件訪問細(xì)節(jié)，訪問 EPCS Flash的軟件編程和訪問 CFI Flash的軟件編程完全一樣。 EPCS控制器提供了硬件的底層接口和 HAL驅(qū)動(dòng)程序。 62 EPCS控制器內(nèi)核 ? 軟件編程 定義集成到 HAL系統(tǒng)庫(kù)所需的驅(qū)動(dòng)程序的頭文件和源文件。 通過直接控制 EPCS設(shè)備來進(jìn)行讀寫操作的頭文件和源文件 。 63 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 64 定時(shí)器內(nèi)核 ? 定時(shí)器是一個(gè)重要的外圍設(shè)備。 – 它可以作為周期性時(shí)鐘源； – 也可以作為一個(gè)定時(shí)器，測(cè)定時(shí)間發(fā)生的時(shí)間； – 還可以對(duì)外輸出周期性脈沖，或作為一條監(jiān)管系統(tǒng)正常運(yùn)行的 watchdog 65 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 定時(shí)器是掛載在 Avanlon總線上的 32位定時(shí)器，特性如下： – 兩種計(jì)數(shù)模式：?jiǎn)未螠p 1和連續(xù)減 1計(jì)數(shù)模式 (軟件設(shè)置 ) – 定時(shí)器到達(dá) 0時(shí)產(chǎn)生中斷請(qǐng)求 (IRQ)； – 可選擇設(shè)定為看門狗定時(shí)器，計(jì)算到達(dá) 0時(shí)復(fù)位系統(tǒng)； – 可選擇輸出周期性脈沖，在定時(shí)器計(jì)算到達(dá) 0時(shí)輸出脈沖； – 可由軟件啟動(dòng)、停止或復(fù)位定時(shí)器； – 可由軟件使能或屏蔽定時(shí)器中斷 。 66 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 定時(shí)器內(nèi)核結(jié)構(gòu)框圖 Status Control Periodh Periodl Snaph Snapl 控制 邏輯 計(jì)數(shù)器 寄存器文件 Timeout pulse IRQ Reset 數(shù)據(jù)總線 地址總線 （ 看門狗 ） Avanlon 總線從機(jī) 接口到內(nèi) 核邏輯 提供狀態(tài)信息和控制信息 67 定時(shí)器內(nèi)核 ? 定時(shí)器可進(jìn)行的基本操作如下所述： – Avalon主控制器通過對(duì)控制寄存器執(zhí)行不同的寫操作來控制： ? 啟動(dòng)和停止定時(shí)器 ? 使能 /禁能 IRQ ? 指定單次減 1計(jì)數(shù)或連續(xù)減 1計(jì)數(shù)模式 – 處理器讀狀態(tài)寄存器獲取當(dāng)前定時(shí)器的運(yùn)行信息。 – 處理器可通過寫數(shù)據(jù)到 periodl和 periodh寄存器來設(shè)定定時(shí)器周期。 68 定時(shí)器內(nèi)核 ? 定時(shí)器可進(jìn)行的基本操作如下所述： – 內(nèi)部計(jì)數(shù)器計(jì)數(shù)減到 0，立即從周期寄存器開始重新裝載。 – 處理器可以通過寫 snapl或 snaph獲取計(jì)數(shù)器的當(dāng)前值。 – 當(dāng)計(jì)數(shù)器計(jì)數(shù)到達(dá) 0時(shí)： ? 如果 IRQ被使能，則產(chǎn)生一個(gè) IRQ ? （可選的）脈沖發(fā)生器輸出有效持續(xù)一個(gè)時(shí)鐘周期 ? （可選的）看門狗輸出復(fù)位系統(tǒng) 69 定時(shí)器內(nèi)核 ? 定時(shí)器寄存器描述 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 0 status RW * RUN TO 1 control RW * STOP START CONT ITO 2 periodl RW 超時(shí)周期－ 1（位 15..0） 3 periodh RW 超時(shí)周期－ 1（位 31..16） 4 snapl RW 計(jì)數(shù)器快照（位 15..0） 5 snaph RW 計(jì)數(shù)器快照（位 31..16） EPCS控制器結(jié)構(gòu)框圖 periodl Period snapl sn 注： *表示該位保留 ， 讀取值未定義 。 70 定時(shí)器內(nèi)核 定時(shí)器寄存器描述 ? ： 名稱 讀 /寫 /清除 描述 TO R/C 當(dāng)內(nèi)部計(jì)數(shù)器減到 0時(shí)， timeout被置為 1。一旦發(fā)生 timeout事件， TO位保持置為狀態(tài)直到被主控制器清除。向 TO位寫0即可清除置為狀態(tài)。 RUN R 當(dāng)內(nèi)部計(jì)數(shù)器運(yùn)行時(shí)， RUN位為 1；否則該位為 0。對(duì) RUN的寫操作無效。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 0 status RW * RUN TO 71 ? ： 名稱 讀 /寫 /清除 描述 ITO R/W 如果 ITO位為 1，則使能定時(shí)器中斷；如果 ITO位為 0，則屏蔽定時(shí)器中斷 CONT R/W 連續(xù)方式位決定內(nèi)部計(jì)數(shù)器減到 0的操作。該位為 1，則計(jì)算器連續(xù)運(yùn)行，直到 STOP信號(hào)將其停止。如果該位為 0，則計(jì)數(shù)器在減到 0后停止。當(dāng)計(jì)數(shù)器減到 0，不管 CONT位的值如何，都會(huì)自動(dòng)裝載periodl和 periodh寄存器中的 32位計(jì)數(shù)值。 START W 寫 1到 START位啟動(dòng)內(nèi)部計(jì)數(shù)器運(yùn)行（減 1計(jì)數(shù)），寫 0到起始位無效。 STOP W 寫 1到停止位停止內(nèi)部計(jì)數(shù)器，寫 0到停止位無效。如果定時(shí)器硬件配置為 ―關(guān)閉 Start/stop control bits‖，則寫停止位無效。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 1 control RW * STOP START CONT ITO 定時(shí)器內(nèi)核 定時(shí)器寄存器描述 72 ? periodh寄存器： 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 2 periodl RW 超時(shí)周期－ 1（位 15..0） 3 periodh RW 超時(shí)周期－ 1（位 31..16） ? 存儲(chǔ)超時(shí)周期的計(jì)數(shù)值。當(dāng)以下任意情況發(fā)生時(shí)，保存在該寄存器中的32位值會(huì)裝載到內(nèi)部計(jì)數(shù)器中。 ? 對(duì) periodl或 periodh寄存器進(jìn)行寫操作； ? 內(nèi)部計(jì)數(shù)器減到 0 ? 定時(shí)器實(shí)際周期是 periol和 periodh寄存器的值加 1，因?yàn)閮?nèi)部計(jì)數(shù)器減到0時(shí)，也需要一個(gè)時(shí)鐘周期。 定時(shí)器內(nèi)核 定時(shí)器寄存器描述 73 ? snaph寄存器： ? 可通過對(duì) snapl或 snaph寄存器的寫操作（寫數(shù)據(jù)任意）來獲得 32位內(nèi)部計(jì)數(shù)器的當(dāng)前值。 ? 當(dāng)對(duì) snapl或 snaph執(zhí)行寫操作時(shí)，計(jì)數(shù)器的當(dāng)前值會(huì)被復(fù)制到 snapl和snaph中，不管計(jì)數(shù)器是否正在運(yùn)行，這個(gè)過程都會(huì)執(zhí)行，并且不改變內(nèi)部計(jì)數(shù)器的運(yùn)行狀態(tài)。 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 4 snapl RW 計(jì)數(shù)器快照（位 15..0） 5 snaph RW 計(jì)數(shù)器快照（位 31..16） 定時(shí)器內(nèi)核 定時(shí)器寄存器描述 74 ? 中斷操作： – 只要內(nèi)部計(jì)數(shù)器減到 0且控制寄存器的 ITO位為 1，定時(shí)器內(nèi)核就會(huì)產(chǎn)生 IRQ。 – 用戶要用以下的任意一種方式應(yīng)答 IRQ： ? 清除狀態(tài)寄存的 TO位，等待下一個(gè)超時(shí)事件的發(fā)生； ? 通過將控制寄存器的 ITO位清零來禁止中斷。 定時(shí)器內(nèi)核 定時(shí)器寄存器描述 75 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Initial period： 用于預(yù)設(shè)硬件生成后的定時(shí)器周期，即 perodl和 periodh寄存器的值。如果不用軟件更改的話，那么定時(shí)器將按照這個(gè)周期產(chǎn)生 timeout事件。 76 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Preset Configurations： 可選擇的預(yù)定義的硬件配置。 ? 簡(jiǎn)單周期中斷： 用于僅要求周期性 IRQ發(fā)生器的系統(tǒng)。固定周期且不能停止定時(shí)器，但可以禁止 IRQ。 ? 完整特性： 用于產(chǎn)生一個(gè)具有可變周期的完整特性的定時(shí)器，可以在處理器控制下啟動(dòng)和停止該定時(shí)器。 ? 看門狗： 用于需要看門狗的定時(shí)器系統(tǒng)，以便在系統(tǒng)已經(jīng)停止響應(yīng)的情況下復(fù)位系統(tǒng)。 77 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Writeable period： ? 使能：主控制器可通過寫 period而改變向下計(jì)數(shù)周期。 ? 禁能：向下計(jì)數(shù)周期由 Timeout Period確定，且 period寄存器不在硬件中存在。 Readable snapshot： ? 使能：主控制器可讀當(dāng)前向下計(jì)數(shù)器的值。 ? 禁能：計(jì)數(shù)器的狀態(tài)僅通過狀態(tài)寄存器或 IRQ信號(hào)來檢測(cè)。 Snap寄存器不在硬件中存在。 Start/Stop control bits： ? 使能：主控制可通過寫 START和STOP位來啟動(dòng)和停止定時(shí)器。 ? 禁能：定時(shí)器連續(xù)運(yùn)行。 78 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Timeout pulse： ? 使能：定時(shí)器到 0時(shí)，timeout_pulse輸出一個(gè)時(shí)鐘周期的高電平。 ? 禁能： timeout_out信號(hào)不存在。 System reset on timeout： ? 使能： 定時(shí)器到 0時(shí)， resetrequest信號(hào)輸出一個(gè)時(shí)鐘周期的高電平使系統(tǒng)復(fù)位。 ? 禁能： resetrequest信號(hào)不存在。 79 定時(shí)器內(nèi)核 ? 軟件編程 Altera為 NiosII處理器用戶提供硬件抽象層 (HAL)系統(tǒng)庫(kù)驅(qū)動(dòng)程序，允許用戶使用 HAL應(yīng)用程序接口(API)函數(shù)來訪問定時(shí)器內(nèi)核。 1. HAL系統(tǒng)庫(kù)支持 2. 系統(tǒng)時(shí)鐘驅(qū)動(dòng)程序 3. 時(shí)間標(biāo)記驅(qū)動(dòng)程序 4. 軟件文件 80 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 本章內(nèi)容 81 UART內(nèi)核 ? UART（通用異步接收器 /發(fā)送器）是一個(gè)常用的字符型外圍設(shè)備 ? NIOS II系統(tǒng)可以集成兩種 UART內(nèi)核 – JTAGUART：其數(shù)據(jù)通過 JTAG通訊端口與 PC機(jī)進(jìn)行交互，一邊用于程序調(diào)試； – UART：其數(shù)據(jù)以 RS232協(xié)議的形式與外界進(jìn)行交互 82 UART內(nèi)核 ? UART內(nèi)核綜述 – UART內(nèi)核（通用異步接收器 /發(fā)送器內(nèi)核）執(zhí)行 RS232協(xié)議時(shí)序，并提供可調(diào)整的波特率。 – 用戶可配置奇偶校驗(yàn)位、停止位和數(shù)據(jù)位，以及可選的 RTS/CTS流控制信號(hào)。 – 內(nèi)核提供一個(gè)簡(jiǎn)單的 Avalon從控制器接口，該接口允許 Avalon主控制器（例如 NiosII處理器）通過讀寫寄存器與 UART內(nèi)核進(jìn)行通訊。 83 UART內(nèi)核 ? UART內(nèi)核綜述 波特率除數(shù)接收寄存器發(fā)送寄存器狀態(tài)寄存器數(shù)據(jù)包結(jié)束符控制寄存器移位寄存器移位寄存器c lkA d d rD a taIRQe n d o fpa c k e td a ta a v a il a b lerea d ford a tau a rt c lkT X DR X DRTSCTSAvalon總線接口RS 232接口UART內(nèi)核的結(jié)構(gòu)框圖 用戶可見部分為 6個(gè)寄存器及外引的四根 RS232接口信號(hào)線。 ? RTS 請(qǐng)求發(fā)送 ? CTS 允許發(fā)送 ? TXD 發(fā)送數(shù)據(jù) ? RXD 接收數(shù)據(jù) 84 UART內(nèi)核 ? UART內(nèi)核綜述 1. RS232接口 2. 發(fā)送邏輯 3. 接收邏輯 4. 波特率生成 85 UART內(nèi)核 ? UART內(nèi)核綜述 1. RS232接口： ? UART內(nèi)核執(zhí)行 RS232異步發(fā)送和接收邏輯。 UART內(nèi)核通過 TXD和 RXD端口發(fā)送和接收串行數(shù)據(jù)。 ? 大部分 Altera FPGA系列上的 I/O引腳不遵循 RS232電壓電平規(guī)范，如果通過 RS232連接器的信號(hào)直接與 FPGA相連，可能會(huì)損害器件。 ? 解決辦法：在 FPGA I/O管腳和外部的 RS232連接器之間加入一個(gè)外部的電壓轉(zhuǎn)換緩沖器，例如 Maxim MAX 3237. 86 UART內(nèi)核 ? UART內(nèi)核綜述 ： ? UART發(fā)送器包括 7/8/9位發(fā)送數(shù)據(jù)寄存器（ Txdata）和相應(yīng)的7/8/9位