課程設(shè)計(論文)：基于fpga的數(shù)字電子鬧鐘設(shè)計(編輯修改稿)
2024-12-22 17:32 本頁面
【文章內(nèi)容簡介】 ..................................................... 12 參考文獻(xiàn) ..................................................................................................... 13 致 謝 ............................................................................................................. 14 第一章 設(shè)計方案 VHDL 簡介 數(shù)字電路主要是基于兩個信號（我們可以簡單的說是有電壓和無電壓），用數(shù)字信號完成對數(shù)字量進(jìn)行算術(shù)運算和邏輯運算的電路我們稱之為數(shù)字電路，它具有邏輯運算和邏輯處理等功能，數(shù)字電路可分為組合邏輯電路和時序邏輯電路。 EDA 技術(shù)，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏 輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計，具有以下幾個特點：① 用軟件的方式設(shè)計硬件；② 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；③ 設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真；④ 系統(tǒng)可現(xiàn)場編程，在線升級；⑤ 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此， EDA 技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。 EDA 技術(shù)伴隨著計算機(jī) 、集成電路、電子系統(tǒng)設(shè)計的發(fā)展，經(jīng)歷了計算機(jī)輔助設(shè)計 (Computer Assist Design，簡稱 CAD)、計算機(jī)輔助工程設(shè)計 (Computer Assist Engineering Design，簡稱 CAE)和電子設(shè)計自動化 (Electronic Design Automation，簡稱EDA)三個發(fā)展階段。 常用的硬件描述語言有 VHDL、 Verilog、 ABEL。 1 EDA 技術(shù)是隨著集成電路和計算機(jī)技術(shù)的飛速發(fā)展應(yīng)運而生的一種高級、快速、有效的電子設(shè)計自動化工具。它是為解決自動控制系統(tǒng)設(shè)計而提 出的，從 70 年代經(jīng)歷了計算機(jī)輔助設(shè)計（ CAD），計算機(jī)輔助工程（ CAE），電子系統(tǒng)設(shè)計自動化（ ESDA） 3 個階段。前兩個階段的 EDA 產(chǎn)品都只是個別或部分的解決了電子產(chǎn)品設(shè)計中的工程問題；第三代EDA 工具根據(jù)工程設(shè)計中的瓶頸和矛盾對設(shè)計數(shù)據(jù)庫實現(xiàn)了統(tǒng)一管理，并提出了并行設(shè)計環(huán)境概念，提供了獨立于工藝和廠家的系統(tǒng)級的設(shè)計工具。 EDA 關(guān)鍵技術(shù)之一就是采用硬件描述語言對硬件電路進(jìn)行描述，且具有系統(tǒng)級仿真和綜合能力。目前應(yīng)用比較廣泛的硬件描述語言就是 Verilog HDL。 2 Verilog HDL簡介 Verilog HDL是目前大規(guī)模集成電路設(shè)計中最具代表性、使用最廣泛的硬件描述語言之一。 具有如下特點： （ 1） 能夠在不同的抽象層次上，如系統(tǒng)級、行為級、 RTL 級、門級和開關(guān)級，對設(shè)計系統(tǒng)進(jìn)行精確而簡練的描述。 （ 2）能夠在每個抽象層次的描述上對設(shè)計進(jìn)行仿真驗證，及時發(fā)現(xiàn)及時發(fā)現(xiàn)可能存在的錯誤，縮短設(shè)計周期，并保存整個設(shè)計過程的正確性。 （ 3）由于代碼描述與工藝過程實現(xiàn)無關(guān)，便于設(shè)計標(biāo)準(zhǔn)化，提高設(shè)計的可重用性。如國有C 語言的編程基礎(chǔ)經(jīng)驗，只需很短的時間就能學(xué)會和掌握 Verilog HDL，因此， Verilog HDL可以作為學(xué)習(xí) HDL 設(shè)計方法的入門和基礎(chǔ)。 設(shè)計思路 1 設(shè)計要求 設(shè)計簡易的一分鐘鬧鐘； 可手動輸入定時時間（ 0~59s），如 30s； 兩個動態(tài)數(shù)碼管上跟蹤顯示時間的變化：如 30， 29， 28??到了指定時間蜂鳴器發(fā)出 5s 的提示音； 采用 2 個動態(tài)數(shù)碼管顯示時間； 用蜂鳴器發(fā)出提示音； 撥碼開關(guān)設(shè)置定 時時間。 2 設(shè)計思路 根據(jù)上述的設(shè)計要求，整個系統(tǒng)大致包括如下幾個組成部分：它包括以下幾個組成部分： 顯示屏，由 2 個七段動態(tài)數(shù)碼管組成，用于顯示當(dāng)前設(shè)置的鬧鐘時間并進(jìn)行跟蹤顯示； 6 個撥碼開關(guān)，用于輸入鬧鐘時間； 3)復(fù)位鍵，確定新的鬧鐘時間設(shè)置，或顯示已設(shè)置的鬧鐘時間； 4)蜂鳴器，在當(dāng)前時鐘時間與鬧鐘時間相同時，發(fā)出報警聲。 第二章 模塊介紹 計時模塊 此模塊共有 6 個撥碼開關(guān)作為輸入信號，當(dāng)開關(guān)無輸入時，都處于低電平狀態(tài)，D D D D D1 和 D0 是并行數(shù)據(jù)輸入端， CRN 是異步復(fù)位輸入端， LDN 是預(yù)置控制輸入端。當(dāng)開關(guān)有輸入時，會產(chǎn)生一個六位的二進(jìn)制輸出信號 num，此信號表示動作的開關(guān)序號，它是作為動態(tài)顯示模塊的輸入信號。 數(shù)碼顯示模塊 這個模塊有兩個輸入信號和兩個輸出信號。其中一個是信號輸入模塊的輸出 n
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