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eda技術(shù)實用教程課件第一章可編程邏輯器件簡介(編輯修改稿)

2025-01-18 06:56 本頁面

　

【文章內(nèi)容簡介】 00011 00100 00101 00110 00111 01000 11001 11010 11011 11100 11101 11110 11111 1真值表CP C11DAA1D0D 3D 2D1輸出 1輸出 2輸出 3PROM構(gòu)成時序邏輯A20次態(tài)現(xiàn)態(tài)PROM的邏輯陣列結(jié)構(gòu)固定的與陣列和可編程的或陣列11000110PROM實現(xiàn)半加器C SPROM的缺點n 速度慢n 需要不同的工藝，不易集成n 輸入端的增加引起存儲容量增加，按２的冪遞增 PLA與陣列或陣列 X1XnW1Wl 與陣列或陣列均可編程與陣列或陣列 X1Xn觸發(fā)器 Z1ZmW1WlQkQ1 時序型 PLA結(jié)構(gòu)圖PLA優(yōu)缺點：n 對于多輸入、多輸出的函數(shù)，邏輯化簡難n 運(yùn)行速度下降了 PALn 與陣列可編程，或陣列固定n 能夠?qū)崿F(xiàn)大量布爾方程，依據(jù)德摩根定理PAL優(yōu)點：n 速度提高了n 節(jié)省了片上空間n 復(fù)雜度提高引發(fā)了 HDL語言的誕生 GAL（ General Array Logic Device）n 工藝上采用了 E2PROMn 延用了 PAL與陣列可編程，或陣列固定結(jié)構(gòu)n 結(jié)構(gòu)上增加了輸出邏輯宏單元 OLMC（OutputLogicMacroCell)圖 GAL16V8邏輯圖 (a) 邏輯圖； (b) 引腳圖

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2025-04-29 05:05

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2025-05-01 22:51

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2025-05-06 18:09

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2025-07-20 09:18

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2024-10-09 15:56

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2025-01-07 04:27

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2024-12-08 08:42

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2025-03-22 01:00

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