cpld配置講稿(編輯修改稿)
2025-01-18 05:58 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 MAX系列器件及 FLEX/ACEX系列器件進(jìn)行編程配置。 2)被動(dòng)串行模式 (PS)配置 一用來(lái)對(duì)支持 PS下載配置模式的FLEX /ACEX系列器件進(jìn)行配置。如 FLEX10K/ACEX1K、FLEX 8000和 FLEX 6000等系列器件，可采用 PS模式 進(jìn)行配置。中國(guó)礦大 信電學(xué)院JTAG接口lJTAG接口使用 TDI、 TDO、 TCK、 TMS四個(gè)管腳。其中：lTDI：串行數(shù)據(jù)輸入端，lTDO：串行數(shù)據(jù)輸出端，lTCLK：串行時(shí)鐘，lTMS： JTAG狀態(tài)機(jī)模式控制端。lTDI、 TDO、 TMS的數(shù)據(jù)在 TCLK時(shí)鐘的配合下，將數(shù)據(jù)串行移位到 CPLD內(nèi)部 JTAG移位寄存器中。中國(guó)礦大 信電學(xué)院用 Byteblaster下載線進(jìn)行下載配置 中國(guó)礦大 信電學(xué)院中國(guó)礦大 信電學(xué)院中國(guó)礦大 信電學(xué)院中國(guó)礦大 信電學(xué)院中國(guó)礦大 信電學(xué)院 FLEX/ACEX系列 FPGA的下載配置l 用 Byteblaster下載線進(jìn)行被動(dòng)串行（ PS）配置的方法：l 進(jìn)行被動(dòng)串行（ PS）配置時(shí)使用的芯片引腳是：▲ DCLK： 配置時(shí)鐘。適用于 AS， PS和 PPS模式，輸入引腳，為外部數(shù)據(jù)源提供時(shí)鐘?！?CONFIG_DONE：配置完成▲ nSTATUS： 配置狀態(tài)▲ DATA0：配置數(shù)據(jù)。適用于 AS和 PS模式，數(shù)據(jù)輸入l Byteblaster下載線一端接在 PC機(jī)的并口，另一端接在 FPGA芯片的上述配置引腳上，在 MAXPLUSⅡ 開(kāi)發(fā)系統(tǒng)的支持下，就把配置數(shù)據(jù)寫(xiě)入到 FPGA芯片中。中國(guó)礦大 信電學(xué)院中國(guó)礦大 信電學(xué)院中國(guó)礦大 信電學(xué)院 FLEX/ACEX系列 FPGA的下載配置l但是對(duì)于編程元件為 SRAM的 FPGA器件 (如FLEX6000、 FLEX8000 、 FLEX10K、 ACEX1K、 APEX20K系列等 )，雖然也能像 MAX系列器件那樣利用簡(jiǎn)單的專門(mén)下載電纜來(lái)對(duì) FPGA器件進(jìn)行編程配置，但由于這類器件具有編程數(shù)據(jù)易失性的特性，所以存在一個(gè)對(duì)于芯片進(jìn)行外部配置的問(wèn)題。l一般是將編程配置數(shù)據(jù)永久性的存儲(chǔ)在外部的閃存或E2PROM中，供 FPGA器件每次在系統(tǒng)通電時(shí)調(diào)入這些編程配置數(shù)據(jù)。否則用戶就需要在每次系統(tǒng)通電時(shí)都需要利用 PC機(jī)進(jìn)行對(duì) FPGA器件進(jìn)行的編程寫(xiě)入的操作。中國(guó)礦大 信電學(xué)院主動(dòng)串行配置（ AS)或 EPC1配置方式l 主動(dòng)串行配置方式（ AS,ActiveSerial Configuration）一直由 FLEX10K
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