第五章--存儲(chǔ)器原理與接口1--微機(jī)原理與接口技術(shù)-彭虎(編輯修改稿)
2024-09-01 16:26 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 要求和低成本之間的矛盾 、 主存儲(chǔ)器結(jié)構(gòu)一、 主存儲(chǔ)器的主要技術(shù)指標(biāo)n 存儲(chǔ)容量n 存取速度n 可靠性n 功耗容量 存儲(chǔ)容量 存儲(chǔ)器可以容納的二進(jìn)制信息量稱為存儲(chǔ)容量（尋址空間，由 CPU的地址線決定）實(shí)際存儲(chǔ)容量：在計(jì)算機(jī)系統(tǒng)中具體配置了多少內(nèi)存。 存取速度 存取時(shí)間 是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間 ， 又稱為讀寫周期。 SDRAM: 12ns 10ns 8nsRDRAM: 1ns 可靠性可靠性是用平均故障間隔時(shí)間來(lái)衡量（ MTBF,MeanTimeBetweenFailures） 功耗 功耗通常是指每個(gè)存儲(chǔ)元消耗功率的大小 二、主存儲(chǔ)器的基本組成MOS型器件構(gòu)成的 RAM， 分為靜態(tài)和動(dòng)態(tài) RAM兩種，靜態(tài) RAM通常有 6管構(gòu)成的觸發(fā)器作為基本存儲(chǔ)電路靜態(tài)存儲(chǔ)單元，動(dòng)態(tài) RAM通常用單管組成基本存儲(chǔ)電路。1 、靜態(tài)存儲(chǔ)單元（ 2）動(dòng)態(tài)存儲(chǔ)單元（ 3）、結(jié)構(gòu)216。 地址譯碼216。 輸入輸出控制216。 存儲(chǔ)體地址線控制線數(shù)據(jù)線存儲(chǔ)體譯碼器輸入輸出控制單 譯碼結(jié)構(gòu)地址譯碼器：接收來(lái)自 CPU的 n位地址，經(jīng)譯碼后產(chǎn)生 2n個(gè)地址選擇信號(hào)，實(shí)現(xiàn)對(duì)片內(nèi)存儲(chǔ)單元的選址?？刂七壿嬰娐罚航邮掌x信號(hào) CS及來(lái)自 CPU的讀 /寫控制信號(hào)，形成芯片內(nèi)部控制信號(hào)，控制數(shù)據(jù)的讀出和寫入 (雙向 )。存儲(chǔ)體：是存儲(chǔ)芯片的主體，由基本存儲(chǔ)元按照一定的排列規(guī)律構(gòu)成。譯碼器譯碼器矩陣譯碼電路行線列線地址線地址線一 、 8086CPU的管腳及功能 8086是 16位 CPU。 它采用高性能的 N—溝道，耗盡型
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