【文章內(nèi)容簡(jiǎn)介】 復(fù)位信號(hào)撤除后計(jì)數(shù)器開(kāi)始正常工作。實(shí)驗(yàn)中信號(hào)與管腳連接如下表信號(hào)名稱FPGA I/O名稱功能說(shuō)明clkPin_E1系統(tǒng)時(shí)鐘rst_nPin_C2異步復(fù)位enPin_P9同步使能t[0]Pin_A3計(jì)數(shù)器輸出t[1]Pin_B4t[2]Pin_A4t[3]Pin_B5四、 實(shí)驗(yàn)報(bào)告 繪出仿真波形，并作說(shuō)明。 將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái)。 說(shuō)明異步復(fù)位和同步復(fù)位的區(qū)別以及各自的優(yōu)缺點(diǎn)。實(shí)驗(yàn)四 八位七段數(shù)碼管顯示電路的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?了解數(shù)碼管的工作原理。 學(xué)習(xí)七段數(shù)碼管顯示譯碼器的設(shè)計(jì)。 學(xué)習(xí)數(shù)碼管掃描顯示的原理。二、 實(shí)驗(yàn)原理七段數(shù)碼管是電子開(kāi)發(fā)過(guò)程中常用的輸出顯示設(shè)備。本實(shí)驗(yàn)中中使用的是一個(gè)八位一體、共陰極型七段數(shù)碼管。其單個(gè)靜態(tài)數(shù)碼管如下圖所示。由于七段數(shù)碼管公共端連接到GND（共陰極型），當(dāng)數(shù)碼管的中的那一個(gè)段被輸入高電平，則相應(yīng)的這一段被點(diǎn)亮。反之則不亮。八位一體的七段數(shù)碼管在單個(gè)靜態(tài)數(shù)碼管的基礎(chǔ)上加入了用于選擇哪一位數(shù)碼管的位選信號(hào)端口。八個(gè)數(shù)碼管的a、b、c、d、e、f、g、h、dp都連在了一起，8個(gè)數(shù)碼管分別由各自的位選信號(hào)來(lái)控制，當(dāng)位選信號(hào)為低電平時(shí)該位數(shù)碼管被選中。同一時(shí)刻只有一位數(shù)碼管被選中并點(diǎn)亮，下一時(shí)刻則切換到相鄰位數(shù)碼管，但因?yàn)榍袚Q速度很快，在視覺(jué)暫留效應(yīng)的幫助下，我們看到的就是8位數(shù)碼管被整體點(diǎn)亮。三、 實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要求完成的任務(wù)是在時(shí)鐘信號(hào)的作用下，將輸入的二進(jìn)制數(shù)值在八位數(shù)碼管上顯示。實(shí)驗(yàn)中選擇1KHZ作為掃描時(shí)鐘，輸入一個(gè)4位二進(jìn)制數(shù)值，譯碼為對(duì)應(yīng)的段碼后，在位選掃描信號(hào)的幫助下，在八位數(shù)碼管上顯示其十六進(jìn)制的值。實(shí)驗(yàn)中信號(hào)與FPGA的管腳連接見(jiàn)下表。信號(hào)名稱FPGA I/O名稱功能說(shuō)明clkPin_E1系統(tǒng)時(shí)鐘rst_nPin_C2系統(tǒng)復(fù)位seg_aPin_A3段選信號(hào)seg_bPin_B4seg_cPin_A4seg_dPin_B5seg_ePin_A5seg_fPin_C6seg_gPin_B6seg_dpPin_A6del[0]Pin_B7位選信號(hào)del[1]Pin_A7del[2]Pin_C8del[3]Pin_B8del[4]Pin_A8del[5]Pin_C9del[6]Pin_B9del[7]Pin_A9data[0]Pin_P9四位二進(jìn)制數(shù)值data[1]Pin_R9data[2]Pin_T9data[3]Pin_N8四、 實(shí)驗(yàn)報(bào)告 繪出仿真波形，并作說(shuō)明。 闡明掃描時(shí)鐘是如何工作的，改變掃描時(shí)鐘會(huì)有什么變化。 實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái)。 設(shè)計(jì)實(shí)驗(yàn)讓八位數(shù)碼管不同位顯示不同的數(shù)字實(shí)驗(yàn)五 整數(shù)分頻器的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?學(xué)習(xí)整數(shù)分頻器中偶數(shù)分頻和奇數(shù)分頻的電路的設(shè)計(jì)和實(shí)現(xiàn)方法。 了解和掌握分頻電路實(shí)現(xiàn)的方法。 將實(shí)現(xiàn)的模塊打包作為后續(xù)實(shí)驗(yàn)的IP核使用二、 實(shí)驗(yàn)原理整數(shù)分頻器是數(shù)字電路中最常用的電路模塊，其作用是對(duì)時(shí)鐘信號(hào)進(jìn)行降頻使用。整數(shù)分頻中又分為偶數(shù)分頻和奇數(shù)分頻，顧名思義分頻常數(shù)為偶數(shù)和奇數(shù)（分頻常數(shù)=系統(tǒng)輸入頻率/系統(tǒng)輸出頻率）。其中偶分頻相對(duì)簡(jiǎn)單，奇數(shù)分頻相對(duì)復(fù)雜，實(shí)現(xiàn)的原理都是利用計(jì)數(shù)器對(duì)輸入時(shí)鐘進(jìn)行計(jì)數(shù)，當(dāng)計(jì)到指定數(shù)值時(shí)將輸出時(shí)鐘信號(hào)取反，同時(shí)將計(jì)數(shù)器清零從新開(kāi)始計(jì)數(shù)，從而實(shí)現(xiàn)系統(tǒng)時(shí)鐘的降頻使用。三、 實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要求完成的任務(wù)是對(duì)時(shí)鐘信號(hào)完成偶數(shù)分頻和奇數(shù)分頻，并通過(guò)設(shè)置不同的分頻參數(shù)，輸出不同頻率的時(shí)鐘信號(hào)，同時(shí)仿真查看實(shí)驗(yàn)效果。然后將分頻后的時(shí)鐘分配到觀察測(cè)試引腳用示波器觀察輸出結(jié)果。實(shí)驗(yàn)中信號(hào)與fpga連接如下：信號(hào)名稱FPGA I/O名稱功能說(shuō)明clkPin_E1系統(tǒng)時(shí)鐘rst_nPin_C2系統(tǒng)復(fù)位clkoutPin_A3分頻時(shí)鐘四、 實(shí)驗(yàn)設(shè)計(jì)思想偶分頻：以4分頻為例，當(dāng)分頻常數(shù)N=4時(shí)，參數(shù)FULL=1，即分頻計(jì)數(shù)器從0開(kāi)始每計(jì)到1時(shí)，分頻輸出時(shí)鐘翻轉(zhuǎn)一次，其時(shí)序如下圖，從而達(dá)到了4分頻的效果奇分頻：以5分頻為例，當(dāng)分頻常數(shù)N=5時(shí)，參數(shù)FULL0=FULL1=2，時(shí)鐘信號(hào)clk0以系統(tǒng)時(shí)鐘上升沿為觸發(fā)點(diǎn)，先計(jì)數(shù)到1翻轉(zhuǎn)一次，在計(jì)數(shù)到2翻轉(zhuǎn)一次，實(shí)現(xiàn)一個(gè)占空比非50%的5分頻時(shí)鐘；時(shí)鐘信號(hào)clk1則以系統(tǒng)時(shí)鐘下降沿為觸發(fā)點(diǎn)，先計(jì)數(shù)到1翻轉(zhuǎn)一次，在計(jì)數(shù)到2翻轉(zhuǎn)一次，實(shí)現(xiàn)一個(gè)占空比非50%的5分頻時(shí)鐘。因clk0和clk1相位相差半個(gè)系統(tǒng)時(shí)鐘，將兩者相與可以得到占空比為50%的5分頻時(shí)鐘信號(hào)。再用一個(gè)塊生成語(yǔ)句將兩種情況結(jié)合，則可以得到一個(gè)任意整數(shù)分頻模塊。模塊可以自動(dòng)判斷奇偶分頻并生成相應(yīng)電路。實(shí)驗(yàn)報(bào)告 輸入不同的分頻值繪出仿真波形和觀察結(jié)果，并作說(shuō)明。 將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和觀察結(jié)果記錄下來(lái)。實(shí)驗(yàn)六 加減法運(yùn)算器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?． 加深對(duì)二進(jìn)制加減法的認(rèn)識(shí)。2． 了解用VHDL語(yǔ)言實(shí)現(xiàn)運(yùn)算器器的過(guò)程。3． 理解二進(jìn)制轉(zhuǎn)BCD碼算法。二、 實(shí)驗(yàn)原理實(shí)驗(yàn)中為兩個(gè)4位二進(jìn)制數(shù)相加減，同時(shí)有一個(gè)加減法選擇信號(hào)，當(dāng)信號(hào)為1時(shí)，輸出相加結(jié)果，否則輸出相減結(jié)果。同時(shí)對(duì)結(jié)果的5位二進(jìn)制數(shù)轉(zhuǎn)換為相應(yīng)BCD碼以適應(yīng)人們十進(jìn)制計(jì)數(shù)的習(xí)慣。這里重點(diǎn)要理解二進(jìn)制數(shù)轉(zhuǎn)換BCD碼的算法，即大四加三算法。其轉(zhuǎn)換方法如下：1． 首先將5位二進(jìn)制數(shù)高位加上8位0，組成一個(gè)13位運(yùn)算數(shù)；2． 將運(yùn)算數(shù)左移3位，同時(shí)低位補(bǔ)零。3． 判斷移位后的運(yùn)算數(shù)的8~5位是否大于4，如果大于4則將該四位數(shù)加上3，否則不變。4． 將處理后的運(yùn)算數(shù)再左移1位，同時(shí)低位補(bǔ)零。5． 再判斷移位后的運(yùn)算數(shù)的8~5位是否大于4，如果大于4則將該四位數(shù)加上3，否則不變