【文章內(nèi)容簡介】 復(fù)位信號撤除后計數(shù)器開始正常工作。實驗中信號與管腳連接如下表信號名稱FPGA I/O名稱功能說明clkPin_E1系統(tǒng)時鐘rst_nPin_C2異步復(fù)位enPin_P9同步使能t[0]Pin_A3計數(shù)器輸出t[1]Pin_B4t[2]Pin_A4t[3]Pin_B5四、 實驗報告 繪出仿真波形，并作說明。 將實驗原理、設(shè)計過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。 說明異步復(fù)位和同步復(fù)位的區(qū)別以及各自的優(yōu)缺點。實驗四 八位七段數(shù)碼管顯示電路的設(shè)計一、 實驗?zāi)康?了解數(shù)碼管的工作原理。 學(xué)習(xí)七段數(shù)碼管顯示譯碼器的設(shè)計。 學(xué)習(xí)數(shù)碼管掃描顯示的原理。二、 實驗原理七段數(shù)碼管是電子開發(fā)過程中常用的輸出顯示設(shè)備。本實驗中中使用的是一個八位一體、共陰極型七段數(shù)碼管。其單個靜態(tài)數(shù)碼管如下圖所示。由于七段數(shù)碼管公共端連接到GND（共陰極型），當數(shù)碼管的中的那一個段被輸入高電平，則相應(yīng)的這一段被點亮。反之則不亮。八位一體的七段數(shù)碼管在單個靜態(tài)數(shù)碼管的基礎(chǔ)上加入了用于選擇哪一位數(shù)碼管的位選信號端口。八個數(shù)碼管的a、b、c、d、e、f、g、h、dp都連在了一起，8個數(shù)碼管分別由各自的位選信號來控制，當位選信號為低電平時該位數(shù)碼管被選中。同一時刻只有一位數(shù)碼管被選中并點亮，下一時刻則切換到相鄰位數(shù)碼管，但因為切換速度很快，在視覺暫留效應(yīng)的幫助下，我們看到的就是8位數(shù)碼管被整體點亮。三、 實驗內(nèi)容本實驗要求完成的任務(wù)是在時鐘信號的作用下，將輸入的二進制數(shù)值在八位數(shù)碼管上顯示。實驗中選擇1KHZ作為掃描時鐘，輸入一個4位二進制數(shù)值，譯碼為對應(yīng)的段碼后，在位選掃描信號的幫助下，在八位數(shù)碼管上顯示其十六進制的值。實驗中信號與FPGA的管腳連接見下表。信號名稱FPGA I/O名稱功能說明clkPin_E1系統(tǒng)時鐘rst_nPin_C2系統(tǒng)復(fù)位seg_aPin_A3段選信號seg_bPin_B4seg_cPin_A4seg_dPin_B5seg_ePin_A5seg_fPin_C6seg_gPin_B6seg_dpPin_A6del[0]Pin_B7位選信號del[1]Pin_A7del[2]Pin_C8del[3]Pin_B8del[4]Pin_A8del[5]Pin_C9del[6]Pin_B9del[7]Pin_A9data[0]Pin_P9四位二進制數(shù)值data[1]Pin_R9data[2]Pin_T9data[3]Pin_N8四、 實驗報告 繪出仿真波形，并作說明。 闡明掃描時鐘是如何工作的，改變掃描時鐘會有什么變化。 實驗原理、設(shè)計過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。 設(shè)計實驗讓八位數(shù)碼管不同位顯示不同的數(shù)字實驗五 整數(shù)分頻器的設(shè)計一、 實驗?zāi)康?學(xué)習(xí)整數(shù)分頻器中偶數(shù)分頻和奇數(shù)分頻的電路的設(shè)計和實現(xiàn)方法。 了解和掌握分頻電路實現(xiàn)的方法。 將實現(xiàn)的模塊打包作為后續(xù)實驗的IP核使用二、 實驗原理整數(shù)分頻器是數(shù)字電路中最常用的電路模塊，其作用是對時鐘信號進行降頻使用。整數(shù)分頻中又分為偶數(shù)分頻和奇數(shù)分頻，顧名思義分頻常數(shù)為偶數(shù)和奇數(shù)（分頻常數(shù)=系統(tǒng)輸入頻率/系統(tǒng)輸出頻率）。其中偶分頻相對簡單，奇數(shù)分頻相對復(fù)雜，實現(xiàn)的原理都是利用計數(shù)器對輸入時鐘進行計數(shù)，當計到指定數(shù)值時將輸出時鐘信號取反，同時將計數(shù)器清零從新開始計數(shù)，從而實現(xiàn)系統(tǒng)時鐘的降頻使用。三、 實驗內(nèi)容本實驗要求完成的任務(wù)是對時鐘信號完成偶數(shù)分頻和奇數(shù)分頻，并通過設(shè)置不同的分頻參數(shù)，輸出不同頻率的時鐘信號，同時仿真查看實驗效果。然后將分頻后的時鐘分配到觀察測試引腳用示波器觀察輸出結(jié)果。實驗中信號與fpga連接如下：信號名稱FPGA I/O名稱功能說明clkPin_E1系統(tǒng)時鐘rst_nPin_C2系統(tǒng)復(fù)位clkoutPin_A3分頻時鐘四、 實驗設(shè)計思想偶分頻：以4分頻為例，當分頻常數(shù)N=4時，參數(shù)FULL=1，即分頻計數(shù)器從0開始每計到1時，分頻輸出時鐘翻轉(zhuǎn)一次，其時序如下圖，從而達到了4分頻的效果奇分頻：以5分頻為例，當分頻常數(shù)N=5時，參數(shù)FULL0=FULL1=2，時鐘信號clk0以系統(tǒng)時鐘上升沿為觸發(fā)點，先計數(shù)到1翻轉(zhuǎn)一次，在計數(shù)到2翻轉(zhuǎn)一次，實現(xiàn)一個占空比非50%的5分頻時鐘；時鐘信號clk1則以系統(tǒng)時鐘下降沿為觸發(fā)點，先計數(shù)到1翻轉(zhuǎn)一次，在計數(shù)到2翻轉(zhuǎn)一次，實現(xiàn)一個占空比非50%的5分頻時鐘。因clk0和clk1相位相差半個系統(tǒng)時鐘，將兩者相與可以得到占空比為50%的5分頻時鐘信號。再用一個塊生成語句將兩種情況結(jié)合，則可以得到一個任意整數(shù)分頻模塊。模塊可以自動判斷奇偶分頻并生成相應(yīng)電路。實驗報告 輸入不同的分頻值繪出仿真波形和觀察結(jié)果，并作說明。 將實驗原理、設(shè)計過程、編譯仿真波形和觀察結(jié)果記錄下來。實驗六 加減法運算器設(shè)計一、 實驗?zāi)康?． 加深對二進制加減法的認識。2． 了解用VHDL語言實現(xiàn)運算器器的過程。3． 理解二進制轉(zhuǎn)BCD碼算法。二、 實驗原理實驗中為兩個4位二進制數(shù)相加減，同時有一個加減法選擇信號，當信號為1時，輸出相加結(jié)果，否則輸出相減結(jié)果。同時對結(jié)果的5位二進制數(shù)轉(zhuǎn)換為相應(yīng)BCD碼以適應(yīng)人們十進制計數(shù)的習(xí)慣。這里重點要理解二進制數(shù)轉(zhuǎn)換BCD碼的算法，即大四加三算法。其轉(zhuǎn)換方法如下：1． 首先將5位二進制數(shù)高位加上8位0，組成一個13位運算數(shù)；2． 將運算數(shù)左移3位，同時低位補零。3． 判斷移位后的運算數(shù)的8~5位是否大于4，如果大于4則將該四位數(shù)加上3，否則不變。4． 將處理后的運算數(shù)再左移1位，同時低位補零。5． 再判斷移位后的運算數(shù)的8~5位是否大于4，如果大于4則將該四位數(shù)加上3，否則不變